SoC에는 PoP(package on package), 즉 AP와 DRAM의 수직 적층 모델이 보편적입니다.

플래그십으로 갈수록요. Qcom도 7+ 급 이상부턴 다 PoP **가 적용되었죠.

이 탑재의 단점은, DRAM 핀 배열이 외곽에만 편중되어 대부분 16*4 bit의 좁은 대역폭밖에 달성할 수 없다는 점이 있고요.

64bit는 PC 기준 싱글 채널 수준에 불과합니다. 고클럭 LPDDR을 감안해도 유효 대역폭이 너무 좁습니다. **(100GB/s도 안나오니까요.)

삼전에서 LPD6-PIM이 연구된다는 걸 보고 처음 든 생각은, uMCP(UFS based multi chip package)와의 결합이었습니다.

이걸 결합하면, DRAM+ASIC+NAND의 데이터 계층 및 저수준 데이터**(여기서 저수준이라는 것은, 작은 사이즈 비트의, AI에서 나타나는 데이터 양상을 의미합니다.) 연산부의 융합이 가능해지는 것이겠죠.

이 PIM, 즉 ASIC 설계에 애플이 관여해야 이러한 이점이 극대화될테죠. **애플이 추구하는 NPU 아키텍쳐는 조금 이질적입니다. 조금 더 작은 비트(더 양자화된)를 사용하는 것으로 알려져 있습니다. (On device AI에 2, 4bit INT 사용도 적극적이라고 알려짐.)

제가 기대하는 바는, Neural Engine을 일부, 혹은 전부를 PIM에 이관시켜, AI 집약적인 연산을 전부 보조 SoC, 즉 DRAM+ASIC+NAND 패키지 내부에서 처리하게 만들 수 있지 않을까 싶은 것입니다. **즉, 이런 형식의 SoC는 AI SoC라고 불려도 이상할 게 없겠죠.

정보 흐름이 지극히 짧으니**(데이터 전송의 물리적 거리가 SoC 내부가 될테니, 이 관점에서 짧다고 보시면 됩니다.) 당연히 전력 효율성은 비할 바 없이 우수해지겠죠. **(물리적 거리에 비례하는 전력 사용량 증가는 자명하죠.)

메인 프로세서와 역할이 겹치지도 않으니 고질적인 열 용량 문제의 대안이 될 수 있을 것입니다.

문제라면, 이러한 uMCP의 경우 여전히 64bit DRAM밖에 지원하지 않는다는 점입니다.

메모리 대역폭이 128bit까지 확충될 수 있을까요?

그리고, 증가하는 보드 면적을 해결하기 위한 키가 자체 RF 원칩 SoC라고 보는지라...

RF SoC, A series SoC, AI? SoC 총 3개의 SoC가 한 보드에 공존할지도 모르겠다는 게 제 생각입니다.

결국 이 예측도 SE4를 보고 판단할 수 있을 것입니다.

생각보다 흥미로운 루머였네요.