선단 파운드리 공정을 개발하고 있는

인텔 TSMC 삼성의 수율 이야기를 해볼까합니다.

 

먼저 각 업체별 이야기를 하기전에..

 

보통 수율은 %로 이야기를 하는데...

실제로 반도체 회사에서 제품단위의 수율보다 공정단위의 수율 이야기할 때는 % 보다는 다른 지표를 많이 사용합니다.

 

이유는 반도체 칩 다이사이즈에 따라 수율이 크게 왔다갔다하기 때문이죠.

 

예를 들면

애플의 초창기 M시리즈의 단가 추정 분석인데...

다이 크기에 따라 수율이 달라짐을 알 수 있습니다.

 

그래서 보통 업계에서는 수율의 지표로 Defect Density, D0를 이야기합니다.

(실제로는 로직공정의 패턴 다양성과 복잡성으로 단순 D0로 모든 수율을 설명하는데는 한계가 있을 수 있습니다.)

 

같은 맥락으로 인텔 전 CEO분도 트윗을 한 적이 있죠.

https://twitter.com/PGelsinger/status/1865438772013494730

 

그리고 의외로 특정 시점 기준으로 인텔 TSMC의 D0 정보는 있고...

아쉽게 삼성은 제가 들은 정보는 없지만 기사 및 루머 기반으로 추측은 해보겠습니다.

 

 

 

1. TSMC

TSMC 공정은 고수율라고 많이들 인식되고 있으니 먼저 TSMC 의 수준을 보고 나머지 업체 수준을 보면 좋을것 같네요.

그리고 가장 최근 오피셜 정보가 있습니다.

 

TSMC의 N2 경우 논문과 기술포럼에서 수율 정보가 노출 되었습니다.

 

SRAM의 경우 직접적으로 특정 용량의 수율을 공개했었고 노리페어 평균 수율 90%면 리페어까지 고려하면 제품화가 가능한 수준 일 것 같습니다.

 

그리고 D0 정보의 경우 이전세대 공정과 양산시점 기준으로 비교 차트만 있어 정확한 수치는 알기 어려울 것 같지만..............

 

과거 발표기록을 보면 이전 노드의 D0의 수치정보까지 포함한 차트가 있습니다.

N5 시절 자료이며

N5가 양산 2Q전 D0 < 0.2를 달성 했으며

 

두개의 차트를 조합하면

N2는 N5보다 더 낮아 D0 < 0.2는 이미 충족 했을꺼고 보다 0.1에 가까운 D0로 추정됩니다.

그리고 N2 차트는 5월 초에 공개된 정보입니다.

 

 

 

2. 인텔

인텔은 직접 수치를 이야기 했습니다.

 

24년 9월 초 기준

But with current Intel 18A defect density already at D0 <0.40

 

출처

https://newsroom.intel.com/opinion/continued-momentum-for-intel-18a

 

인텔의 수율 램프업 속도는 모르겠지만

현시점에서는 D0 < 0.3 정도는 가능하지 않을까요?

 

 

 

3. 삼성

제 입장에서는 가장 정보가 없어서...

과거글을 재탕해보면

 

https://meeco.kr/ITplus/39075784

 

중국쪽에서 SF3 갤럭시 워치칩의 다이사이즈와 수율루머를 기반으로 추정한 글을 번역한 내용입니다.

 

정확한 시점은 애매하지만

원문글의 시점, 24년 7월 말 기준

SF3 기준 Poisson D0 3.5 이를 (변환 변수는 디폴트 값으로) 변환하면

SF3 D0 0.97

 

 

현시점에서는 앞서 언급한 타업체 공정과 비교하려면 SF2를 생각해봐야 할 것 같은데

 

SF2가 하프노드라는 이야기가 많아 갑자기 D0수준이 올라가지는 않을 것 같고...

 

그래도 좀 더 어려워진 공정이라는 가정과 변환 오보정, 시간경과 고려하면

 

SF2도 현시점에서는 D0 < 0.8 정도는 가능하지 않을까요?