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Section31

미니 10nm부터 삼성, TSMC, 인텔 각 공정 비교표

  • Section31
  • 조회 수 1424
  • 2023.04.05. 23:05

이미지_2023-04-05_230423122.png

 

표는 10nm부터 삼성, TSMC, 인텔 3사의 제조공정 스펙을 나타낸 표입니다.

단, 삼성 4nm의 경우 값은 4LPE/4LPP에 대해서만 나타낸 것으로, 4LPP+에 대해서는

아직 알려진 값이 없습니다.

 

d = 트랜지스터 밀도, 단위는 mm²당 100만개. 예를 들어 d=137은 137MTr/mm²

GP = 게이트 간격(nm)

ICP = 연결부 간격(nm)

 

** 인텔 4라고 되어 있는 것은 예전에 이름이 '7 nm'(구 7nm) 였습니다.

Section31
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댓글
13
흡혈귀왕
1등 흡혈귀왕
2023.04.05. 23:10

인텔이 5나노가 있었나요??

[흡혈귀왕]님의 댓글을 신고합니다. 취소 신고
흡혈귀왕
흡혈귀왕 ATNT 님께
2023.04.06. 00:33

이게 semiwiki랑 wikichip이

57nm라고 우기고 미친놈들이 정정할 생각을 하지않아서 다들 57nm로 알고있더군요

[흡혈귀왕]님의 댓글을 신고합니다. 취소 신고
Section31
글쓴이
Section31 흡혈귀왕 님께
2023.04.06. 00:34

앗.... (당황)

[Section31]님의 댓글을 신고합니다. 취소 신고
3등 으헝잇힝으헝
2023.04.06. 04:10

단순 계산으로는 3나노에서... 성능차가 오히려 더 벌어지겠는데요?

[으헝잇힝으헝]님의 댓글을 신고합니다. 취소 신고
Section31
글쓴이
Section31 으헝잇힝으헝 님께
2023.04.06. 08:25

차이점이라면 삼성의 3nm는 GAAFET(MBCFET)이고 TSMC/인텔의 3nm는 핀펫이라는 거죠.

[Section31]님의 댓글을 신고합니다. 취소 신고
rexteen
rexteen
2023.04.06. 09:19

인텔은 명불허전 10나노 장인이네요.
다소 의야한게 삼성은 3나노에서 게이트피치를 크게 줄이는데 성공했는데, 트렌지스터밀도는 크게 개선되지 않았군요

[rexteen]님의 댓글을 신고합니다. 취소 신고
Section31
글쓴이
Section31 rexteen 님께
2023.04.06. 09:39

애초에 TSMC가 3nm 공정을 핀펫으로 무리하게 추진하는 게 아닌가 하는 생각입니다.

안 그러면 TSMC가 3nm 공정의 트랜지스터 밀도를 저렇게 욱여넣을 이유가 없어요.

(누설전류 등의 손실을 고려한 핀펫 공정의 실질적 한계는 4nm로 간주됩니다.)

[Section31]님의 댓글을 신고합니다. 취소 신고
polorbear
polorbear
2023.04.06. 09:51

밀도 측면에선 그 어떤공정도 삼성은 비빌수가 없군요..  다른것도 비슷하지만.. 삼성이 똔싼것과 볗개로 삼파가 쳐지는덴 이유가 있는듯..

[polorbear]님의 댓글을 신고합니다. 취소 신고
alsgh97
alsgh97
2023.04.06. 17:06

삼파 3나노에서도 전망이 암울하네요

[alsgh97]님의 댓글을 신고합니다. 취소 신고
Section31
글쓴이
Section31 alsgh97 님께
2023.04.06. 17:08

전 외려 TSMC가 3nm를 무리하게 핀펫으로 하려 한다는 점에서 물음표를 던지겠습니다.

이전에 뭐 TSMC가 3nm 수율 80퍼니 뭐니 떠들면서 최초 3nm 제품이 애플 M2 Pro가 될 거라고

떠들어댔는데 정작 모든 애플 M2 시리즈가 5nm로 만들어졌거든요.

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