TSMC가 5나노 공정 테스트칩 생산 수율이 평균 80% 수준이라고 밝혔다.이 회사는 지난 12일(현지시간) 미국 샌프란시스코에서 열린 'IEDM 컨퍼런스 2019'에서 5나노 공정 현황을 공개했다. 논문을 통해 테스트 칩 수율 80%를 달성했다고 밝혔다. 내년 상반기에 대규모 양산을 시작한다. TSMC는 논문에서 5나노 극자외선(EUV) 노광 공정이 7나노 공정에 비해 성능이 15% 향상됐고, 전력 사용량은 30% 줄었다고 밝혔다. 256메가비트(Mb) S램과 일부 로직을 가진 테스트 칩은 평균 80%, 웨이퍼당 최


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