TSMC는 봄 기술 심포지엄 시리즈의 두 번째 순서로 현재와 미래의 3nm급 공정 현황에 대한 업데이트를 제공했습니다. 현 세대 N3E 공정에 기반한 이 공정 기술의 광학 축소 기술인 N3P는 2024년 하반기 양산을 목표로 순조롭게 진행되고 있습니다. 이러한 축소 덕분에 N3P는 N3E보다 향상된 트랜지스터 밀도뿐만 아니라 향상된 성능 효율을 제공할 것으로 예상됩니다.

생산 중인 N3E, 양호한 수율 달성

이미 대량 생산에 들어간 N3E를 통해 TSMC는 2세대 3nm급 공정 노트에서 "훌륭한" 수율을 보이고 있다고 보고했습니다. 회사에 따르면 N3E의 D0 결함 밀도는 N5와 상대적 동등 수준으로, 각 수명 주기에서 같은 시점의 구형 노드의 결함률과 일치합니다. 더욱 미세한 마지막 세대의 FinFET 기술을 개발하는 데 따르는 추가적인 복잡성을 고려할 때 이는 결코 작은 일이 아닙니다. 따라서 이제 막 M4 SoC를 출시한 Apple과 같은 TSMC의 최첨단 고객들은 개선된 공정 노드의 이점을 비교적 빠르게 누릴 수 있습니다.

"N3E는 계획대로 작년 4분기에 대량 생산을 시작했습니다."라고 TSMC 임원은 이 행사에서 말했습니다. "고객 제품에서 뛰어난 수율 성능을 확인했기 때문에 계획대로 시장에 출시할 수 있었습니다."

TSMC의 N3E 노드는 N3B의 완화된 버전으로, 일부 EUV 레이어를 제거하고 EUV 더블 패터닝 사용을 완전히 피합니다. 따라서 생산 비용이 조금 더 저렴하고 경우에 따라 공정 창과 수율이 더 넓어지지만, 트랜지스터 밀도가 약간 낮아지는 대가가 따릅니다.

 한편, TSMC에서 가까운 미래를 내다볼 때 N3P는 검증을 마쳤으며 수율 성능은 N3E에 근접한 수준이라고 회사 측은 밝혔습니다. 광학적으로 축소된 N3P 노드는 프로세서 개발자가 동일한 누설에서 성능을 4% 향상시키거나 동일한 클럭에서 전력 소비를 9% 줄일 수 있도록 설정되었습니다(이전에는 설계에 따라 4%~10% 범위였음). 또한 새로운 노드는 '혼합' 칩 설계를 위해 트랜지스터 밀도를 4% 향상시킬 예정으로, TSMC는 이를 로직 50%, SRAM 30%, 아날로그 회로 20%로 구성된 프로세서로 정의하고 있습니다.

기존 N3(일명 N3B)는 Apple이 유일한 주요 고객이었기 때문에 상대적으로 수명이 짧아 보이지만, N3E는 업계 최대 칩 설계업체를 포함한 광범위한 TSMC의 고객사에서 채택할 예정입니다. 

N3P는 N3E의 광학 축소판이기 때문에 IP 블록, 공정 규칙, 전자 설계 자동화(EDA) 툴 및 설계 방법론 측면에서 이전 버전과 호환됩니다. 따라서 TSMC는 대부분의 신규 테이프 아웃이 N3E나 N3가 아닌 N3P를 사용할 것으로 예상하고 있습니다. 이는 N3P가 N3보다 낮은 비용으로 N3E보다 높은 성능 효율성을 제공하기 때문에 당연한 결과입니다.

N3P의 가장 중요한 측면은 올해 하반기에 생산 준비가 완료될 예정이므로 칩 설계자들이 곧바로 채택할 것으로 예상한다는 것입니다. 

"우리는 또한 N3P 기술을 성공적으로 제공했습니다."라고 TSMC 임원은 말했습니다. "검증을 통과했으며 수율 성능은 N3E에 근접합니다. [공정 기술]도 제품 고객의 테이프 아웃을 받았으며 올해 하반기에 생산에 들어갈 예정입니다. N3P의 [PPA 이점]으로 인해 N3의 테이프 아웃 대부분이 N3P로 전환될 것으로 예상합니다."