- intel

@ Demonstration of a Stacked CMOS Inverter at 60nm Gate Pitch with Power Via and Direct Backside Device Contacts.

 

 

위 : 3층 GAA 구조 NMOS

아래 : 3층 GAA 구조 PMOS

CPP : 60nm

PowerVia 적용

vertically stacked dual-S/D epitaxy 적용

N/PMOS을 연결하는 dual metal work function gate stacks 적용

depopulation 방법론 소개

; 해당 기술을 이용해 보다 심플하게 SRAM 구현가능

 

 

 

 

- TSMC

@ Complementary Field-Effect Transistor (CFET) Demonstration at 48nm Gate Pitch for Future Logic Technology Scaling.

 

위 : 1층 GAA 구조 NMOS

아래 : 1층 GAA 구조 PMOS

CPP : 48nm

single metal gate

on/off current ratio of six orders of magnitude 달성

90% 이상의 FET 생존율 달성