PS5 APU는

TSMC 7nm HPC 공정으로 제조되었습니다.

다이 사이즈가 대략 308mm2라고 하는데

저기서 GPU블록 부분인 RDNA2 20WGP(40CU)만 따로빼서 측정하면

대략 153mm2 사이즈가 나옵니다.

모바일용 AP SoC 다이 사이즈 마지노선이 130mm2 안쪽이니 이미

20WGP 구성만으로 보편적인 모바일 AP 다이 사이즈를 넘어버렸습니다.

저기서 엑시노스2200의 구성으로 추정되는 RDAN2 3WGP만 따로 때어서 측정해볼경우

17mm2라는 수치가 나옵니다.

물론 저 블록 기준은 어디까지나

3WGP + 16ROP + TMU만 했을 경우고

실제 지오매트리 엔진이나 캐시포함 기타 유닛 포함하면 좀더 커지긴할겁니다.

하지만 PS5 APU가 TSMC 7nm HPC라는걸 감안하면

일반적인 TSMC 7nm HD 셀보다 다이 면적을 손해보게됩니다.

클럭 성능을 위해서요.

TSMC 7nm 대비 삼성 7nmLPP가 한 5~8% 더 작고

삼성 4nmLPE가 7nmLPP 대비 46% 정도 더 작다고하니깐

엑시노스2200에 조합되는 4LPE 보이저(RDNA2 3WGP) GPU 다이블록은

생각만큼 거대한 사이즈는 아닐것으로 보입니다.