- 로드맵

N4C, A16 추가

 

- N4C

Die cost 8.5% 절감 가능

N4P용 설계 인프라 호환가능

N4P와 동등 D0 확보중이며 더 나은 수율과 Area 개선 가능

2025 양산

 

- NanoFlex (N2세대 적용 기술)

Fin 세대의 FinFlex 개념의 기술로

GAA세대에서도 다양한 Cell옵션을 동일 Block에서 적용가능

GAA의 경우 채널 폭 조절이 용이한데 채널 폭 조절과 함께 NanoFlex를 제공하여 보다 최적화된 설계 가능

Tall Cell의 경우 15% 성능 향상

 

 - A16

TSMC의 GAA+BSPDN의 기술로

N2P 대비 성능 8~10% 향샹 Power 15~20%개선 칩밀도 1.07~1.1배 향상

TSMC의 BSPDN의 경우 Source와 Drain에 직접 연결되는 기술로 SPR(Super Power Rail)라 명명

2026년 하반기 양산

 

- 패키징

TSMC는 테슬라 Dojo를 통해 InFO-SoW를 상용화 했고 해당 기술은 대기 시간이 짧은 고대역폭 코어-투를 포함하여 일반적인 SiP(시스템 인 패키지)에 비해 매우 높은 성능 및 대역폭 밀도, 상대적으로 낮은 전력 전달 네트워크 임피던스, 높은 성능 효율성 및 이중화를 제공

그러나 InFO-SoW 및 기타 웨이퍼 규모 통합 방법을 사용하면 프로세서 설계자는 온칩 메모리에만 의존해야하고 이는 AI 워크로드에는 충분하지 않을 수 있음

또한 InFO-SoW를 사용하면 전체 웨이퍼를 하나의 제조 기술을 사용하여 처리해야 하는데, 이는 특정 설계에 적합하지 않거나 너무 비싼 단점 존재

 

그래서 TSMC는 차세대 시스템 온 웨이퍼 플랫폼을 통해 InFO-SoW와 시스템 온 통합 칩(SoIC)이라는 두 가지 패키징 기술을 결합할 계획

CoW(Chip-on-Wafer) 방식을 사용하는 CoW-SoW 기술은 2027년 양산 준비 예정

 

TSMC는 나아가 AI솔루션을 위해 Data 송수신에 활용될 수 있는 Si Photonics를 결합하는 CPO(Co-Pakageed Opics)을 제공 예정

 

Auto PKG 분야에서는 AEC Q100 Grade2 등급 획득 플랜 준비 중

 

https://www.anandtech.com/show/21371/tsmc-preps-lower-cost-4nm-n4c-process-for-2025

https://www.anandtech.com/show/21370/tsmc-2nm-update-n2-in-2025-n2p-loses-bspdn-nanoflex-optimizations

https://www.anandtech.com/show/21369/tsmcs-16nm-technology-announced-for-late-2026-a16-with-super-power-rail-bspdn

https://www.anandtech.com/show/21372/tsmcs-system-on-wafer-platform-goes-3d-cow-sow