European Technology Symposium에서 공개된 내용입니다.

 

HBM4에서는 Logic Die를 파운드리를 통해 로직공정을 이용하게 될 전망

 

- N12FFC+, N5를 제공 예정

 

- N12FFC+의 HBM4 로직 다이는 TSMC의 CoWoS-L 또는 CoWoS-R 고급 패키징 기술을 사용하여 SiP(시스템 인 패키지)를 구축가능

최대 8배의 레티클 크기(최대 12개의 HBM4 메모리 스택을 위한 충분한 공간)의 인터포저를 제공

HBM4는 14mA 에서 6GT/s의 데이터 전송 속도를 달성 가능 전망

- N5의 경우 향상된 PPA뿐 아니라 6~9 마이크론 정도의 매우 작은 상호 연결 피치가 가능하다는 이점이 있으며, 이를 통해 N5 베이스 다이를 다이렉트 본딩과 함께 사용할 수 있어 HBM4를 로직 칩 바로 위에 3D 적층 가능

 

https://www.anandtech.com/show/21395/tsmc-readies-hbm4-base-dies-at-12nm-and-5nm

 

 

 

- specialty 기술관련 Capa를 2027년까지 50% 늘릴 계획

- 관련하여 ultra-low-power 응용분야에서 활용 할 수 있는 N4e 공개

- N4e는 0.4V 이하에서 Voltage 지원기대

(현재는 해당분야 기술의 선단노드로 N6e, 0.4~0.9V Voltage 지원 중)

 

https://www.anandtech.com/show/21397/tsmc-to-expand-specialty-capacity-by-50-introduce-4nm-lowpower-node

 

 

 

- 2019년 N7+에 첫 EUV를 적용, 당시 EUV 장비 점유율은 42%, 이후 2020년에는 점유율 50% 달성

- 2019년 대비 현재 EUV 장비 수는 10배, 현 점유율 56%

- EUV Wafer 생산량은 2019년 대비 30배

(단순 EUV 장비대수 증가대비 실제 Wafer 생산량이 증가한 이유는 여러 기술적 혁신덕분)

 

- 2019년 대비 일일 장비당 EUV Wafer 생산성을 2배 향상

(EUV 노광량 및 PR 최적화 덕분)

- EUV 페리클 수명 4배 향상(가동시간 증가 가능)

- EUV 페리클 출력 4.5배 향상

- EUV 페리클 결함율 80배 하향(생산성 및 가동시간 증가 가능)

 

- EUV 젼력 소비 24% 감소

- 2030년까지 EUV 장비 Wafer당 에너지 효율 1.5배 향상 계획

 

https://www.anandtech.com/show/21402/tsmc-shares-euv-progress-more-tools-more-wafers-best-pellicles-less-power