미니 9820관련 아난드텍 분석 내용 중 주목할 부분이...

ARMCC
조회 수 402
2019.03.09. 23:20

The important thing to note here is that the Cortex A55 cores are no longer handicapped by not sharing the same higher level cache hierarchy as the rest of the CPU complex.

A55 리틀코어 클러스터가 빅코어 클러스터와 동일레벨에서의 캐시를 공유하지 않았던 ㅂㅅ같은 설계가 해소되었다는 내용입니다...

...

그런데 저 이야기가 이전에도 알려져 있었는지가 좀 의문이기는 하네요... 제가 이전에 읽었던 내용은 리틀클러스터의 캐시계층 일부가 아예 누락되어 있었다는 도무지 믿어지지 않는 내용이었는데...

		10
								
1등트라이스타
									2019.03.09. 23:22									
ㄷㄷ

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2등RuBisCO
									2019.03.09. 23:33									
9810의 A55는 L2가 아예 없었죠. L3도 분리되어있었고.

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글쓴이ARMCC
										 RuBisCO 님께
				
									2019.03.09. 23:43									
바로 그 이야기입니다....   
 
아무리 L3이 거세된 L2의 땜빵을 뛴다고 해도 근본적으로 L2의 역할을 제대로 해줄리가 없으니....    

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글쓴이ARMCC
										 RuBisCO 님께
				
									2019.03.09. 23:47									
그런데 다이샷 보면 이번에도 L2가 빠진게 아닌가 하는 생각이 들어버리고 있습니다...  

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3등갤9플스
									2019.03.10. 00:06									
캐시메모리랑 위 내용에 대해 간단심플하게 혹시 알려주실 수 있나요? 

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글쓴이ARMCC
										 갤9플스 님께
				
									2019.03.10. 00:14									
빅코어와 리틀코어간 캐시동기화가 안되어 있으면 리틀코어와 빅코어간 태스크.인수인계시 크리티컬 데이터들이 제대로 인수인계가 안되면서 데이터들을 저 멀리 있는 문서고, 즉 DRAM에서 일일히 꺼내와야 하는 사태가.발생합니다.
 
그래서 9810 초기에 c기반 깡코드 측정하능 긱벤에서의 점수는 쩌는데 미들단이 복잡하게 얽혀있는 그런 현시창 계열 벤치에서는 이상하게 포텐이 안터지는 상황이 발생했을 것으로 의심.....(물론 그 포텐발동부전의 원인이 그것만은 아니겠습니다만....)
 
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Badger
										 ARMCC 님께
				
									2019.03.10. 00:17									
데이터를 DRAM에서 꺼내온다구요?
동기화 하는거랑 DRAM에서 꺼내오는거랑 속도가 하늘과 땅 차이 수준이 아닌가요?
왜 이렇게 비효율적이게 설계를 했는 궁금하네요

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글쓴이ARMCC
										 Badger 님께
				
									2019.03.10. 17:11									
M3가 설계가 덜 끝난 부분을 빼고 출시했을 수도 있죠....
 
실제로 그런 루머가 있기도 했고.

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도리스
									2019.03.10. 00:16									
L2 캐쉬가 없다면 옛날 셀러론 코빙턴 생각이 나는군요? ... 
 
나는 cpu도 그걸 사고 이번에 폰도 놋9로 L2가 없는 제품을 또 산 건가...ㅎㄷㄷ

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글쓴이ARMCC
										 도리스 님께
				
									2019.03.10. 17:12									
L2가 없다 쳐도 그나마 L3쪽에서 실드쳐 주는 게 있어서  코빙턴급의 막장사태는 일어나지 않을 것을 생각 됩니다.  

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