좌 : PS5 신형 TSMC N6 HPC 공정 / 우 PS5 구형 TSMC N7 HPC 공정

- 다이 면적 TSMC N7 HPC APU 대비 15% 축소 (300mm2 -> 260mm2)

- 웨이퍼당 20% 더 많은 칩을 생산 가능

TSMC N6 공정은 TSMC N7 베이스 하프노드 공정으로

N7P 백엔드에 SDB (Single Diffusion Break)를 도입해서

면적을 10% 이상 줄이고 밀도를 20% 개선하고

CA-VIA-Metal 등에 EUV 마스크를 도입한 공정입니다.

SDB로 최소 10% 면적 이점을 얻을 수 있는데

무려 15%나 감소했네요.

나쁘지않습니다.

N7P 베이스에 EUV 도입인 만큼 소비전력이 꽤 체감되게 개선되었을거같네요.