미니 잡담: 4LPP+가 N4P 수준이 되려면...?
- Section31
- 조회 수 920
- 2023.02.23. 23:10
주의: 이쪽 방면의 지식이 모자란 탓에 굉장히 표면적인 값만 대조한 것이므로, 실제 어떻게 되느냐는 저도 모릅니다.
4LPE/4LPP 의 트랜지스터 밀도는 mm²당 1억3700만 개 (137 MTr) 라고 합니다.
한편, TSMC의 N4/N4P는 같은 단위면적에 트랜지스터가 1억4650만 개입니다.
트랜지스터 게이트 간격 또한 4LPP: 57 nm, N4/N4P: 51 nm,
그리고 "Interconnect Pitch"는 4LPP: 32 nm, N4/N4P: 불명 (28 nm보다는 작을 것으로 추정) 입니다.
SRAM 비트 셀 크기 또한 4LPP: 0.0262 μm², N4/N4P: 불명(N5/N5P는 0.021 μm²) 입니다. 그러나 N3가 SRAM 비트 셀 크기가 0.0199 μm²라고 하므로, N4/N4P는 그보단 조금 더 크고, N5/N5P의 값에 조금 더 가까울 수도 있습니다.
결국, 4LPP+가 N4P 수준의 성능을 갖추려면.... 적어도 다음 4개 중 2~3개 이상은 달성해야 할 듯한데...
1) 트랜지스터 게이트 간격 일부 감소
2) 트랜지스터 밀도 좀 더 증가
3) SRAM 비트 셀 크기 조금 더 감소
4) "인터커넥트 피치" 값 조금 더 감소
표면상의 값을 조정하는 것도 쉽진 않을 듯한 느낌입니다.
그런데, N4P로 제조된 미디어텍의 Dimensity 9200이 N4로 제조된 스냅드래곤 8 Gen 2보다 영 거시기했던(?) 것을 고려하면 의외로 킹론상 갓능할지도 모르겠습니다...?
난이도(별 1~10개) : ★7 (개인적인 의견)
데이터 출처)
https://en.wikipedia.org/wiki/5_nm_process/ (전반적인 표가 출처와 함께 다 있는 문서)
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- 이후 플랜: UNKNOWN
[Tablet]
Galaxy Tab S6 Lite
- 이후 플랜: iPad Air 6? 또는 mini 7?
[Laptop]
Dell XPS 13 9370 (이전) → (Galaxy Book3 (with ARC))
→ MacBook Air 15 M2 (2023년식)
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원래 네이밍 개명되기전 초기 로드맵대로라면
4LPE -> N4 타겟
4LPP -> N4P 타겟
이었을겁니다 개명되고 SF4(4LPP)가
4LPE가 원래 냈어야하는 성능의 +@라면
SF4(4LPP)가 N4 타겟
SF4P(4LPP+)가 N4P 타겟
이렇게 바뀌었을겁니다.