삼성전자·TSMC, 3나노 수율 50%대로 추정

TSMC, 3나노 미완성 공정… 내년에 파생공정 도입

”3나노 수요 예상보다 오래 갈 듯”

삼성전자와 TSMC가 파운드리(반도체 위탁생산) 최선단 공정인 3나노(나노미터·1㎚는 10억분의 1m) 공정 수율을 끌어올리기 위해 고군분투하고 있다. 두 회사는 아직 60% 이상의 수율(전체 생산 중 양품 비율) 확보에 어려움을 겪고 있는 것으로 전해졌다. 최근 애플이 출시한 아이폰15 시리즈에 처음으로 적용된 TSMC의 3나노 칩이 발열 이슈가 불거지자 공정 완성도에 대한 의구심이 커진 상황이다.

4일 반도체 업계에 따르면 현재 삼성전자와 TSMC의 3나노 공정 수율은 모두 50%대에 머물고 있는 것으로 알려졌다. 앞서 업계 일각에서 삼성전자의 3나노 수율이 60%를 넘겼으며 중국 고객사에 납품한 실적을 거둔 것으로 알려졌지만, 해당 칩의 경우 로직칩에 들어가는 S램(SRAM)이 생략된 공정이기 때문에 완전한 3나노로 보기 어렵다는 분석이다. 이 칩은 중국 비트코인 채굴용 반도체(ASIC) 팹리스에 공급된 것으로 알려졌다.

업계에서는 삼성전자가 주력하고 있는 3나노 GAA(게이트올어라운드·Gate-All-Around)가 아직 대형 고객사를 유치할 만큼의 수율 확보에는 도달하지 못한 상태로 보고 있다. GAA는 반도체를 구성하는 트랜지스터에서 전류가 흐르는 채널(Channel) 4개 면을 게이트(Gate)가 둘러싸는 기술을 말한다. 게이트는 전류를 제어하는 장치로 채널과의 접촉면이 많을 수록 데이터 처리 속도와 전력 효율이 높다. 채널의 3개 면만 감싸는 핀펫보다 4개 면을 모두 커버하면서 자연스럽게 공정 난도도 올라간다.