미니 잡담: LITTLETREE66이 추리한 오라이온 코어 구조도
- Section31
- 조회 수 508
- 2024.05.04. 19:54
요약
1) L1 캐시 : 명령어 192 KB, 데이터 96 KB
2) L2 캐시 : 8 MB
3) ROB Entry : 376
4) 정수연산 스케줄러 : 120 Entry
5) 부동소수점연산 스케줄러 : 192 Entry
6) 디코더 wide 폭 : 14 (추정) -> 14-wide 디코더
그의 코멘트 : "누비아랑 타이샨(TSV)**이랑 무슨 협정이라도 맺었나요?"
** 하이실리콘이 독자 개발한, 기린 9000s 시리즈에 탑재된 CPU 코어
살펴보니, 디코더 폭은 넓은데 그에 걸맞지 않게 리오더 버퍼 수가 턱없이 적어서
이 때문에 IPC가 후달리는 게 아닌가 싶습니다.
[Mobile]
Galaxy Note9 512GB
- 이후 플랜: UNKNOWN
[Tablet]
Galaxy Tab S6 Lite
- 이후 플랜: iPad Air 6? 또는 mini 7?
[Laptop]
Dell XPS 13 9370 (이전) → (Galaxy Book3 (with ARC))
→ MacBook Air 15 M2 (2023년식)
Galaxy Note9 512GB
- 이후 플랜: UNKNOWN
[Tablet]
Galaxy Tab S6 Lite
- 이후 플랜: iPad Air 6? 또는 mini 7?
[Laptop]
Dell XPS 13 9370 (이전) → (Galaxy Book3 (with ARC))
→ MacBook Air 15 M2 (2023년식)
댓글
흥미롭게도 arm 레퍼런스는 L3캐시 용량에 힘을 줬는데
애플/퀄컴 자체 아키텍쳐는 공통적으로 L2캐시 용량을 많이 가져가네요.
그리고 14-wide 디코더면 그 규모가...ㄷㄷ