TSMC는 유럽기술심포지엄에서 2세대 3nm 공정(N3E)의 이정표를 달성했고, 향상된 3세대 버전인 N3P의 대량 생산을 준비하고 있다고 발표했습니다. TSMC에 따르면 올해 하반기 양산이 시작됩니다.

TSMC의 한 임원은 이날 행사에서 "N3E는 계획대로 지난해 4분기부터 양산을 시작했다"고 말했습니다.

N3E 프로세스의 핵심 세부 사항은 TSMC의 1세대 3nm 공정(N3B)에 비해 단순화됐다는 것입니다. EUV 리소그래피가 필요했던 일부 층을 제거하고 EUV 이중 패터닝의 사용을 완전히 방지함으로써, N3E는 생산 비용을 절감할 뿐만 아니라 공정 창을 넓히고 수율을 향상시켰습니다.

이 변화는 때때로 트랜지스터 밀도와 전력 효율을 감소시키는데, 이는 설계 최적화를 통해 완화될 수 있는 절충점이라고 합니다.

나아가 N3P 공정은 N3E의 광학 축소를 제공하며, 유망한 진전을 보이고 있다고 합니다. 현재 최소한의 적격성 심사를 통과했으며 N3E에 가까운 수율 성능을 보여주는 것으로 알려졌습니다.

TSMC 기술 포트폴리오에 따르면, N3P는 N3E 대비 동일 클럭 속도서 성능 최대 4% 향상시키거나, 전력 사용량을 약 9% 줄이면서 트랜지스터 밀도를 4% 향상시키는 것을 목표로 하고 있습니다.

탐스하드웨어에 따르면, N3P의 최종 생산 준비는 HVM(대량제조) 단계에 진입하는 올해 하반기로 예정돼 있습니다. TSMC는 칩 설계자들에 의해 즉각적인 사용을 기대하고 있습니다. 성능과 비용 면에서 장점을 감안할 때, N3P는 애플과 AMD를 포함한 TSMC의 고객들 사이에서 인기를 끌 것으로 보입니다.

TSMC 임원은 "고객 사가 테이프 아웃(시제품 생산)을 받았고 올 하반기에 생산을 시작할 예정"이라며 "N3P의 PPA 장점 덕분에 (기존)N3에 대한 테이프 아웃의 대부분이 N3P로 갈 것으로 예상됩니다."라고 밝혔습니다.