오늘 아일랜드 레이슬립에 위치한 Fab 34의 개장은 인텔 4세대에서 대량 생산이 시작되었음을 의미하기도 합니다. 당분간은 유성 레이크의 컴퓨팅 파일이 수백만 개의 생산 라인에서 나오는 유일한 칩이 될 것입니다. Meteor Lake에 대한 첫 번째 분석에서 인텔 4에 대해서도 간략하게 다루었지만, 이제 이 프로세스 단계를 자세히 살펴보고자 합니다.

인텔 7은 기본적으로 여러 번 개선된 10nm 공정에 불과하지만 인텔 4는 인텔의 생산 기술에서 더 중요한 추가 발전입니다. 이 단계를 통해 인텔은 적어도 일부 영역에서는 TSMC와의 경쟁을 다시 따라잡을 수 있을 것으로 보입니다. 그러나 대만 계약 제조업체가 수년에 걸쳐 구축 한 선두는 아마도 인텔 20A 및 후속 단계와 동등 할 것입니다.

동시에 인텔 3은 인텔 4를 기반으로 구축되기 때문에 인텔 4는 다음 중간 노드 (중간 단계라고 함)를위한 준비 단계이기도합니다. 중요한 제온 프로세서인 그레이트 래피즈(P코어 제온)와 시에라 포레스트(E코어 제온)는 인텔 3에서 제조될 예정입니다. Meteor Lake와 인텔 4에서 생산된 후 클라이언트 프로세서는 Arrow Lake와 함께 인텔 20A로 전환될 것입니다.

잘못된 재료 선택과 지나치게 복잡한 공정 체인의 조합으로 인해 인텔의 10nm 생산이 크게 지연되었습니다. 그 영향은 오늘날까지도 계속되고 있습니다. 인텔 4를 통해 인텔은 이제 EUV로 되돌아가고 있지만, 몇 년이 지나면 EUV를 사용하면 생산이 간소화될 것입니다.

인텔은 현재 인텔 7의 생산과 비교하여 고성능 로직의 트랜지스터 밀도를 두 배로 향상시키고자 합니다. 효율성은 20 % 이상 증가 할 것으로 예상됩니다.

더 높은 트랜지스터 밀도는 더 작은 구성 요소와 구성 요소 사이의 더 짧은 거리를 통해서만 가능합니다. 고성능 라이브러리의 경우 높이가 408nm에서 240nm로 줄어듭니다. 폭은 60nm에서 50nm(폴리 피치)로 축소됩니다. 따라서 인텔 7의 HP 라이브러리는 24,480m², 인텔 4는 12,000m²입니다. HP 라이브러리 자체의 거리도 더 짧아졌습니다. 핀 피치는 34nm에서 30nm로, M0의 금속 피치는 40nm에서 30nm로 줄었습니다. 이제 핀 피치와 메탈 피치가 동일해져 제조에 많은 이점이 있을 것으로 예상됩니다.

인텔 7에서 인텔은 COAG(Contact over active Gate)라는 기술을 도입했습니다. 인텔 4에서는 이 기술의 2세대가 사용될 것입니다. 여기서 게이트 접점은 활성 트랜지스터 영역 외부에서 바로 이 영역으로 이동합니다. 인텔 4에서는 2세대 COAG가 HP 라이브러리의 더 작은 거리로 확장됩니다.

프로세서에는 여러 개의 HP 라이브러리가 서로 가깝게 배치되어 있기 때문에 이들 라이브러리를 분리할 수 있어야 합니다. 따라서 HP 라이브러리 사이와 분기된 HP 라이브러리 자체에 확산 중단이 제공됩니다. 이러한 확산 중단은 인텔 7에서 더미 게이트를 통해 실현되었습니다. 인텔 4에서 인텔은 이 기술을 계속 사용하지만, 셀에서 이러한 확산 인터럽트 중 두 개를 분리하여 하나만 사용할 수 있습니다.

위키칩은 인텔 4의 트랜지스터 밀도를 123.4 MTr/mm²로 추정하고, 인텔 7은 60.5 MTr/mm²로 추정합니다. TSMC와의 비교는 확실히 흥미 롭습니다. N5 공정에서 계약 제조업체는 약 94.85 MTr / mm에 이릅니다.

프로세서는 패키지 외부로 연결되는 접점부터 개별 트랜지스터에 이르기까지 여러 층으로 구성됩니다. 

인텔 7은 17개의 금속층을 사용하고 인텔 4는 18개의 금속층을 사용합니다. 위의 표는 핀 피치 및 접촉 게이트 피치를 보여줍니다. 인텔 7은 텅스텐-코발트를 접촉 충전재로 사용하며, 인텔 4는 순수 텅스텐을 사용합니다. 개별 금속 층은 M0 ~ M14 또는 M15로 설명됩니다. 또한 마지막 접촉 레이어가 있습니다. 인텔 7의 경우, 인텔은 처음 5개의 레이어(M0 ~ M4)에 코발트와 구리를 사용했습니다. 인텔 4의 경우 특성이 더 적합한 것으로 예상되는 개선 된 구리 재료로 변경되었습니다.

일부 간격이 줄어들고 다른 간격이 넓어진 데에는 이유가 있으며 이는 주로 셀 레이아웃 최적화와 관련이 있습니다. 인텔 7에서 인텔은 게이트 피치 및 M1의 간격 비율을 3:2로 유지합니다. 핀 피치, 게이트 피치 및 M0 ~ M4 레이어의 경우, 인텔은 핀 게이트와 M2/4 사이에 2:3의 비율로 조정된 동일한 간격을 계속 사용합니다. 따라서 인텔은 소위 핀 히트 위치를 더 많이 생성합니다. 이 설계는 더 나은 셀 간 연결과 블록 레벨 액세스를 제공합니다.

재료(구리, 구리 합금, 코발트 등)를 선택할 때 인텔은 항상 라인 저항과 일렉트로 마이그레이션 사이에서 타협을 해야 했습니다. 순수 코발트는 전기 마이그레이션에 좋은 특성을 가지고 있지만 라인 저항이 상대적으로 높습니다. 구리 합금은 이를 줄일 수 있지만 전기 이동이 더 심합니다. 개선된 구리를 통해 인텔은 두 가지 장점을 결합하고자 합니다.

EUV 사용으로 전체 공정 간소화

인텔 4는 일부 노광 단계에 EUV(극자외선)를 사용하는 칩 대기업의 첫 번째 공정입니다. EUV를 사용하면 일부 생산 단계가 단순화되고 더 적은 노출로 작업할 수 있습니다. 현재 3~5배 더 적은 공정 단계가 필요한 것으로 알려져 있습니다.

선택한 노광 단계와 재료의 상호 작용이 너무 복잡해 10nm 제조에 오래 지속되는 문제가 발생했으며, 인텔은 인텔 7로 이름을 바꾼 후에야 이를 극복했습니다. 경우에 따라 인텔은 이러한 영역을 올바르게 노출하기 위해 10nm의 M0 및 M1 금속층에 20단계와 20개의 마스크를 사용해야 했습니다. 물론 이는 시간과 비용이 많이 들기 때문에 대량 생산에는 적합하지 않았습니다. 인텔 4에서는 이제 인텔 7보다 훨씬 더 적은 수의 마스크가 필요하며 총 60% 더 적은 수의 마스크가 필요할 것으로 예상됩니다.

그러나 금속층과 전체 칩의 설계를 단순화하기 위해 인텔은 새로운 설계 규칙도 설정했습니다. TSV를 사용할 수 있는 영역은 제한되어 있습니다. 따라서 TSV가 없는 영역을 더 잘 최적화하고 제조를 간소화할 수 있습니다.

인텔 4는 HP 설계에서 가능한 한 효율적으로 설계되었습니다. 이는 또한 해당 칩이 0.65V의 저전압 또는 1.1V의 고전압에서 설계될 수 있음을 의미합니다. 인텔 7의 전력 소비로 정규화하면 두 전압 곡선 모두 20% 이상 더 나은 성능/전력 소비 비율을 제공합니다.