3nm에서 Logic Density측면에서 50%는 고전적인 (Pitch 감소와 같은)본질적 스케일링으로부터  50%는 DTCO 즉  design technology cooptimization으로부터 개선된다고 알려짐

 

DTCO는 Pitch 스케일링에 관계없이 추가적인 트랜지스터 스케일링을 가능하게 하기 위해 Logic Cell 레이아웃을 영리한 변경(clever changes)을 의미

예로 개별 Logic Cell을 분리할 때 DDB(double diffusion breaks)대신 SDB(single diffusion breaks)로의 변경

Fin의 수 감소를 구현하여 트랜지스터당 Fin 수를 3개에서 2개로 줄이는 방법

트랜지스터의 Contact을 측면에서 Gate 위로 이동하는 방법

 

- Backside Power Distribution Networks

트랜지스터와 Logic Cell(소위 FEOL)은 웨이퍼 하단에 위치

Power Line과 Signal Line은 칩의 각 금속층(소위 BEOL)을 통해 계단식으로 위에서 라우팅

두꺼운 Power Line은 스위칭에 필요한 전류를 제공

더 얇은 Signal Line은 스위칭 시점을 결정

각 금속층에는 전기 저항이 있으며 공급 전압의 일부가 손실되며, 이것은 전력을 낭비하고 열을 생성

backside power distribution networks에서 더 두꺼운 전력선을 웨이퍼 후면을 사용하여 아래에서 트랜지스터에 도달하도록 재배치

이러한 DTCO wiring innovation이 전력 소비를 25%까지 줄이는 동시에 접근 방식에 따라 논리 밀도를 6-30%까지 높일 것으로 기대

 

과거 인텔이 발표 했던 PowerVia 기술이 해당기술의 예시

Via : https://meeco.kr/mini/32842247

 

- Gate-All-Around Transistors

GAA를 DTCO의 한 형태로 보는것은 직관적이지 않은 것처럼 보일 수 있지만

GAA는 등가 Pitch에서 FinFET에 비해 Logic Density를 높이는 방식으로 트랜지스터의 요소를 재배열하기 때문에 정의를 충족

또한 전력과 성능을 크게 향상시키는 재료 공학 혁신도 함께 제공

 

GAA는 FinFET 트랜지스터를 90도 회전시키는 것

Gate는 4면 모두에서 실리콘 채널을 둘러싸고 이는 3면만 둘러쌀 수 있는 FinFET보다 개선

DTCO에 해당하는 것은 Logic Cell이 X 및 Y 축으로 모두 축소

성능을 동일하게 유지하면서 면적 비용을 적극적으로 줄일 수 있으며, 나노시트의 width를 키워 밀도를 약 25% 증가시키면서 성능을 25%까지 증가시킬 수 있음

 

FinFET과 GAA 채널 형성 차이;

Epitaxy와 선택적 제거기술은 GAA에서의 핵심

제조 관점에서 GAA는 FinFET를 만드는 데 사용되는 검증된 많은 프로세스를 차용하나,

주요 차이점은 실리콘 채널의 너비와 균일성을 결정하고 제어하는 방법

FinFET에서 채널 Width는 Photo와 및 Etch기술에 의해 결정

해당 기술의 variability는 트랜지스트 성능을 감소시킬 수 있음

반면 GAA를 사용하면 채널 Width는 Epitaxy 기술과 선택적 제거 기술에 의해 정의되며, 보다 정확한 채널 균일성과 트랜지스터 성능이 가능

 

GAA는 두 가지 종류의 Epitaxy 기술을 사용

빠른 blanket epitaxy 기술은 Si와 SiGe의 교대층을 증착하여 나노시트를 형성하는데 사용

느린 selective epitaxy기술은 트랜지스터 성능을 최적화하기 위한 strain engineering를 적용하기 위해 Source와 Drain 형성과 같은 과정에서 사용

선택적 물질 제거기술은 앞서 형성된 교대층에서 채널 역할을 하는 Si만 남기고 희생되는 SiGe층을 제거하는데 사용

 

GAA에서의 또 다른 어려움; 새로운 Gate Oxide와 Gate Metal의 축소방법이 필요

모든 면에서 채널을 둘러싸는 Gate Oxide을 증착해야 하는데, Gate Oxide가 얇을수록 drive current가 높아지고 leakage current는 낮아짐

Gate Oxide는 다시 트랜지스터의 On-Off 상태를 제어하는 High K Metal으로 둘러싸임

GAA 채널 사이의 공간이 일반적으로 FinFET보다 훨씬 작은 10nm에 불과하기 때문에 그 사이에 Gate 물질들을 형성하는 것은 매우 어려움

특히 Metal Gate Stack의 Width는 모바일 장치에서 고성능 서버에 이르는 다양한 특성들의 제품에 맞춰 설계되어야함

; 제한된 매우 작은 채널 사이의 공간에서 다양한 성능 옵션을 제공할 수 있는 High K Metal 물질의 조합과 두께를 구성해야함