대충 요 이미지로 설명할수있을듯하네요...

 

CPP/게이트피치, Fin개수, Fin피치, M2, MM피치 등등...... 

 

해당 조합들로 스탠다드셀의 높이와 폭이 달라집니다.......

 

 

한마디로

로직상 셀의 높이는 M2의 트랙 수와 메탈 배선의 최소 MMP(Minimum Metal Pitch)로 결정되고

셀의 폭은 게이트피치, CPP(Contacted Poly Pitch), 트랜지스터의 게이트 거리에 의해 결정됩니다.

 

또한

CPP나 게이트피치가 동일해도 메탈트랙과 핀개수가 다르면

셀 높이 또한 달라지게됩니다...

 

 

실제 삼성이나 TSMC 같은 경우도 동일노드에서 핀개수와 메탈트랙 차이로

모바일용 저전력 고밀도(HD) 옵션

HPC, 데스크탑용 고성능 저밀도(HP) 옵션

 

2가지로 나누고있습니다.

 

 

제가 이전 글부터 계속 스탠다드셀의 메탈트랙 타령을 했던 이유가 바로.......

 

 

 

반도체 노드 특성상 셀 높이는 성능 및 전력 부분에서 뗄래야 땔수없는 관계라고 할 수있습니다.

 

 

셀 높이가 낮을수록 저전력의 고밀도 지향이고

반대로 셀 높이가 높을수록 고성능 지향입니다.

 

셀이 높을 수록 성능(클럭)에 유리한 이유는 트랜지스터의 게이트 폭을 넓혀 전류 구동 강도를

키우기 쉽기 때문입니다.

 

셀이 높아지면 결국 트랜지스터당 Fin개수를 늘릴수있고 이로 인해

스피드게인을 향상시킬 수 있습니다.

 

단 반대로 셀이 커지면 커진 다이면적 만큼 소비전력도 같이 늘어나버립니다.....

 

 

 

이렇기 때문에 모바일 AP같은 애들은 고성능 HP옵션이 아닌 고밀도 HD옵션을 써서

셀면적과 전력을 최대한 줄이는 형태로 가고있습니다.

 

 

단 반대로 그 만큼 HD옵션에선 클럭 올리기가 굉장히 빡쌔지는 단점이 있습니다.

사실 데스크탑마냥 고클럭이 필요없는 모바일AP 특성상 결국 HD옵션으로 제조시 전혀 문제될게 없고

오히려 이득이라 할 수있겠죠.....

 

 

 

스텐다드셀 별 트랙과 Fin 개수에 따른 높이 비교입니다....

 

 

10.5T~9.0T 셀이 14nm/16nm 세대의 셀

8.75T~7.5T 셀이 10nm/8nm 세대의 셀

6.75T~6.0T 셀이 7nm/6nm/5nm 세대의 셀

 

로 정리됩니다...

 

 

 

이 밖에도 싱글 디퓨저 브레이크(SDB)라는 기술도 있는데

기존 더블 디퓨전 브레이크(DDB)과 비교해서 셀 간격을 줄여줘서 면적을 감소할수있습니다.

 

이론상 최대 10% 면적 감소가 가능하며

 

삼성의 경우

6nmLPP, 5nmLPE 등에 SDB가 적용되어있고

 

TSMC의 경우

7nm+, 6nm, 5nm 등에 SDB가 적용되어있습니다.

 

 

 

이 밖에 삼성은 SDB외에 X-Couple라는 기술을 함께써서

Smart Area Scaling 라고 칭하고있는데

 

X-Couple은 셀을 대각선으로 추가로 면적 개선을 해줍니다.

 

 

삼성은

5nmLPE가 6.0T 셀과 Smart Area Scaling 적용으로 기존 7nmLPP 대비 최대 면적을 25% 개선했다고 발표했고

6nmLPP는 SDB만 적용하여 7nmLPP 대비 최대 면적을 10% 개선했다고 발표했습니다....

 

 

 

뭐 이건 어디까지 스탠다드셀에 대한 기준이고........

 

각 파운드리사별로 프론트엔드, 미들엔드, 최적화등은 별개~ㅡㅡㅋㅋ