X5를 4개나 달려면 진지하게 애플 A시리즈처럼 모뎀을 외장모뎀으로 아예 빼 버리고 그만큼의 빈 공간을 CPU 코어에 투자하지 않는 이상 면적 급증을 최대한 억제할 방법이 깜깜합니다(...).

애시당초 삼성은 이미 2400부터 면적은 포기했습니다.

근데 그렇다고 면적을 Apple M2마냥 150 mm² 이런 식으로 하기엔 너무 비싸질 것 같아서요(...).

이미 2400에서도 Apple M1 면적보다 조금 더 큰 수준(약 130 mm²)인 판이라...

(다만 면적을 키우면 그만큼 열이 빠져나갈 표면적도 넓어지니 방열 면에서는 좀 더 유리할 수도...)

삼파니까 면적때문에 비싸지는건 좀 무시해도 되는거 아닐까요?

비싸져봤자 TSMC보단 훨씬 쌀거고, 같은 삼성 안에서 도는 돈이고, 또 삼파도 마진은 좀 적더라도 안정적이고 많은 수요가 보장되는거니까요

면적을 포기해도 125~130mm2은 못 넘기니까 문제지요.

개인적으로는 CX5가 면적 축소 엄청하고 3GAP에서 면적 개선 엄청나야 가능할 구성같습니다.

삼성이 처음 3GAE로 양산한 ASIC 물량을 고객사에 인계했을 때 발표로는,

3GAE가 5nm 공정 대비** 트랜지스터 밀도 +16%, 퍼포먼스 +23%, 전력소모 -45%라고 합니다.

3GAP는 3GAE 대비 트랜지스터 밀도 +30%, 퍼포먼스 +30%, 전력소모 -50%가 목표라고 합니다.

트랜지스터 게이트 간격은 5LPE~4LPP가 57 nm이고 3GAE는 40 nm입니다.

연결부 간격은 4LPP가 32 nm이고, 3GAE도 동일하게 32 nm입니다.

SRAM 비트셀 면적은 4LPP가 0.0262 μm²이고, 3GAE는 불명입니다.

** 대충 계산해보니 5LPE나 5LPP 둘 중 하나로 짐작됩니다.