TSMC의 경우 다양한 첨단 패키징 기술이 있는데

그 중 가장 흥미롭고 어려울 거라 예상되는 기술은 칩을 직접 3D Stack으로 쌓을 수 있는 SoIC라는 이름으로 알려진 기술로 TSMC에서 해당 기술의 로드맵을 공개

- SoIC-X

AMD 3D V Cache 로 유명한 기술로

범프 없이 하이브리드 본딩 기술을 이용해 3D chip 스택을 구성 할 수 있는 기술

채택이 증가하고 있지만 현재 세대의 기술은 다이 크기와 상호 연결 피치의 제한으로 인해 제한을 받고 있는데

로드맵을 보면 27년 까지 피치를 3μm 까지 줄이고 A16-N2 조합까지 제공 예정

- SoIC-P

SoIC-X가 하이브리드 본딩같이 최신 고비용 기술을 사용한 최첨단의 3D 스팩 패키징이라면

SoIC-P는 보다 저렴한 가격으로 보다 광범위한 채택을 위한 기술 

TSMC의 현재 계획에 따르면 2025년까지 회사는 0.2 레티클 크기의 N3(3nm급) 상단 다이와 N4(4nm급) 하단 다이를 결합할 수 있는 F2B 범프 SoIC-P 기술을 제공, 다이는 25μm 피치 마이크로범프(μbumps)를 사용하여 연결

2027년에 TSMC는 16μm 피치로 N3 하단 다이에 N2 상단 다이를 배치할 수 있는 범프형 면대면(F2F) SoIC-P 기술을 도입할 예정