https://community.cadence.com/cadence_blogs_8/b/breakfast-bytes/posts/sff191

 

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최근 삼성은 산타클라라 매리어트에서 제3차 삼성파운드리포럼(SFF)을 개최했다. 그들은 참석자가 너무 많아 호텔 내 가장 큰 연회장이 넘쳤고 등록하기 위해 주차장에 임시 구조를 설치해야 했다.

 

찰리 배, 판매 및 마케팅의 EVP는 다음과 같이 지적했다.

 

[2017년 첫 SFF에는 250명이 참석했다. 작년에는 500명이었다. 올해는 1300명이 등록되었다. 내년에 우리는 더 큰 장소로 옮겨야 할 것이다. 아마도 레비 스타디움일 것이다.]

 

파운드리 공장에서는 전통적인 방식인 것처럼 보이지만, 엄청난 양의 데이터를 제공하지만, 슬라이드 하나도 나눠주지 않으며, 사진이나 녹화를 허용하지 않는다. 삼성은 오전에 특별 언론 브리핑까지 하지만 같은 규정이 적용된다. 그래서 이 게시물에는 아마 적어도 한 가지 오류가 있을 거야!

 

 

삼성 파운드리 공장은 다음과 같은 3개의 300mm 팹을 사용한다.

 

대한민국 기흥의 S1

TX 오스틴의 S2

한국 화성의 S3, EUV 라인 및 10nm 이하 공정

S4는 계획 중이지만 삼성은 언론 이벤트에서 관련 내용을 묻는 질문에 아무 것도 공개할 수 없었다(위 차트에 따르면 현재 CMOS 이미지 센서를 실행하고 있음) 

(주 : S4는 공식적으로 D램 라인을 전환투자한 이미지센서 전용라인임)

200mm 팹(역시 기흥) 1개도 갖고 있어 공격적으로 확장하고 있다. 2017년에는 190Kwpm(월 웨이퍼 1000개)을 기록했고, 2018년에는 250Kwpm, 2020년에는 277Kwpm으로, 2021년에는 300Kwpm으로 올라간다. 이것은 bulk silicon, epi, MCU, small panel, large panel, imaging, logic/analog, RF, power discrete, and more 등에 사용된다.

 

 

삼성은 두 차례 단일 다이어그램으로 공정 로드맵을 제시했다. 나는 내가 그것을 위에서 정확하게 재현해냈다고 생각한다. 이렇게 읽으면 된다. 파란색 상단에 주 프로세스 노드가 있다. 아래의 갈색 상자는 파생 과정이다. 빨간 화살표가 있으면 최적화(optimization), 분홍색 화살표가 있으면 모듈을 추가(adding additional modules)하고 있다.

 

삼성이 'MBCFET(Multi-Bridge-Channel FET)'라고 부르는 새로운 트랜지스터 아키텍처를 가지고 있기 때문에 이 큰 변화는 마지막이다. 이것은 그들의 3nm 게이트 만능 나노시트 트랜지스터이다. 나는 그것을 별도의 포스트에서 좀 더 자세히 다루겠다.

 

특히 삼성은 위의 핀펫 공정 외에 FD-SOI를 가지고 있다는 점에 유의한다(이 프로세스를 28FDS, 18FDS라고 부른다). 그들은 또한 8인치 웨이퍼 팹에서 운영하는 몇 가지 특수 공정을 가지고 있다.

 

몇 가지 중요 사항:

 

7nm는 4월부터 EUV와 함께 양산(mass production) 중이다. (주 : 4월에 대통령이랑 같이 웨이퍼 출하식 가짐)

6nm는 19년 하반기 양산 

5nm 공정 개발 완료(4월), 2H 2020년 양산, 2H 2019년 첫 테이프로 양산, 1H 2020년 양산 시작

4nm 공정 개발 완료 2H 2019

3nm GAA PDK 0.1 출시

 

모든 파운드리 공장에서 직면하고 있는 한 가지 문제는 내장 플래시가 28nm의 속도로 고갈된다는 것이다. 전용 플래시 메모리는 더 이상 확장할 수 없는 기능에 대처하기 위해 수직으로 전환되었지만, 분명한 비용상의 이유로 논리에 내장된 플래시에 대해서는 작동하지 않는다. 삼성은 eMRAM(임베디드 자기저항 RAM) 노선을 떠났다. 이것은 전적으로 BEOL(따라서 인터커넥트 스택)에 구축된 메모리인데, 이는 어떤 FEOL에도 비교적 쉽게 추가할 수 있다는 것을 의미한다. 삼성은 FD-SOI가 있기 때문에 RF(단열기에서 더 잘 작동함)를 추가하는 데 초점을 맞추고 있다. 현재 로드맵:

 

28LPP + eFlash + RF

28FDS + eMRAM

18FDS + RF + eMRAM

핀펫 + eMRAM

 

최초의 28FDS eMRAM 제품은 2019년 3월에 출하되었다. 궤도에 오른 1Gb eMRAM 개발로 14nm, 10nm, 7nm에서 개발 중이다.

 

5G의 경우 삼성의 로드맵은 다음과 같은 기본 프로세스로 활용된다.

Sub 6GHz, 14LPP in production with 8LPP available in Q3

mmWave: 28FDS in production, with 18FDS/8LPP available in Q3

 

삼성은 EUV에 7nm(이하 7nm)로 진입했는데, 그 과정에서 낙오자가 생긴 193i 멀티 패턴의 공정은 없었다. 언론 발표에서, 그들은 EUV가 어디에 사용되는지에 대해 얼마나 많은 중요한 층이 있는지 질문 받았지만, 그들은 그것이 말할 수 없다고 말했다. 그러나 그들은 6nm와 7nm는 "높은 한 자리 수(high single digit)", 5nm는 "조금 더", 4nm은 "몇 개의 추가 층"이라고 말했다.

 

3nm GAA 공정에 관해서는 2020년 말 3GAE가 리스크 생산이며, 3GAP는 2021년 리스크 생산이다. 언론 이벤트에서 인용한 몇 가지 추가 사항:

 

나는 GAA가 우리의 주조 공장 사업에 새로운 시대를 도입할 것이라고 생각한다.

 

GAA가 FinFET보다 더 나은 전기를 제공하지만, 그 중 많은 부분이 FinFET 프로세스, 특히 BEOL과 호환된다.

 

삼성은 세계에서 GAA 기술을 제공하는 유일한 회사다.

 

 

패키징

 

삼성은 모바일과 HPC/AI의 두 분야를 중심으로 한 고급 패키징 로드맵을 제시했다. 두 가지 로드맵의 이유는 주로 대역폭에 의해 주도된다. 서버 측의 경우, 이것은 1-2TB/s가 될 수 있지만, 모바일은 100GB/s만 있으면 된다.

 

모바일: 그들은 약 8년 전에 50GB/s의 PoP를 도입했다. 그런 다음 FO-PKG는 대역폭이 100GB/s로 얇고 시원하다. 미래에는 200GB/s가 넘는 FO-SiP(다이를 나란히 놓고)가 있을 것이다. 그들은 패널 레벨 패키지(PLP) 기술을 사용하고 있다. 삼성의 대형 디스플레이/TV 제조 능력을 활용한 것이다. 메모리 통합을 위한 B-RDL(Backside RDL)과 피치를 위한 RDL이 내장되어 있다. 직사각형 패널은 가장자리 주변에 약 15%의 면적이 손실된 300mm 웨이퍼보다 훨씬 더 나은 활용도를 제공한다. 대량생산은 작년 7월에 시작되었다. 수직 및 수평 방사선을 위한 패치 및 이중극 안테나를 갖춘 안테나 인 패키지(AiP) 기능도 있다.

 

서버: 2.5D 실리콘 인터포저(CoS)를 사용한 대형 패키지, 50um 라우팅 피치에서 고대역폭 메모리(HBM)를 사용한 소형 패키지, 30um에서 3D SiP(칩온와퍼), 약 10nm에서 3D SiP(D2W) 등 두 가지 방향의 HPC/AI/서버 플랫폼을 선보였다.

 

요약하자면 FOPLP는 첫 번째 백사이드 RDL로 대량생산이 진행중이며 2.5D CoS 기술은 제조 준비가 되어있다.

 

(주 : 삼성전자 패키징팀의 WLP와 삼성전기의 PLP 경쟁은 후자의 승리로 결론났고 결국 전자가 전기의 PLP를 인수하게 된 듯?)

 

 

SAFE

 

Safe is Samsung Advanced Foundry Ecosystem.

 

In EDA, there are 16 partners (of which one is Cadence, of course) with 50 tools. That morning Cadence announced the certification of the custom/AMS flow on 28FDS.

 

IP has 27 partners (Cadence again being one) with 1500 IP blocks available.

 

New for 2019 are:

 

GDDR6 and HBM2e IP for HPC/AI

56G and 112G long reach SerDes, 40G die to die SerDes

4/3nm IP development

That morning Cadence announced several test chip tapeouts with Samsung:

 

DDR5/4 on Samsung 7LPP

GDDR6 on 14LPP

2.4G HBM2 on 10LPP and 8LPP

112G long-reach SerDes

Also, Cadence's GDDR6 IP has achieved silicon success on 7LPP