기존 로드맵은

7LPP 파생 공정으로

7LPP -> 6LPP -> 5LPE -> 4LPE

로 삼성파운드리 자사에서 칭한 "스마트스케일링"이라는 기술로

셀 면적을 개선해 나가는 방식으로

사실상 하프노드 방식입니다.(정확힌 하프노드의 하프노드?)

4LPE 같은 경우도 명칭은 4나노 공정이라고 칭하지만

5LPE에서 셀 면적이 좀더 작아져서 여전히 TSMC 5나노랑 비교시 비슷해졌다할뿐이지

여전히 밀리는 트랜지스터밀도일것으로 추정되었는데....

최근 발표대로라면

※ 그림판으로 샤샤샥 바꾼거

5PE 다음으로 4LPE가 아닌 5LPP로 바뀌고 (아마 리네이밍?)

4나노 공정은 별개의 노드로 빠지게됩니다.

아마 3나노인 3GAE랑 동일한 백엔드 스펙에

프론트엔드만 FinFET인 놈으로 추정되는데...

실질적으로 TSMC N5P나 N4랑 경쟁하는건

저 4LPP 공정일것으로 추정되네요.....