- 프론트엔드 미들엔드는 7LPP 유지 (기본 베이스 유지하고 최적화?)

 

- 백엔드에 SDB, 6.0T, 1FIN, M2 36nm 도입

 

- 7LPP 대비 성능 10% 향상, 소비전력 20% 향상, 면적 25% 감소

 

 

 

 

일단 삼성 5LPE는 풀노드 5나노 공정이 아닙니다.

베이스는 7나노인 7LPP에서 프론트엔드와 미들엔드 유지하고 백엔드에 각종 면적을 줄일수있는

기술을 넣어서 칩 크기를(주목할게 밀도가 아닌 크기임!) 5나노에 근접하게 줄인겁니다.

 

하프노드라고 볼수도 있는데

보통 하프노드 칩 면적 개선이 10~15%인데 5LPE는 25%나 면적이 감소했으니

하프노드보단 개선이 큽니다.

 

 

 

문제는 지금 아난드텍 논란으로 삼성 5LPE 성능이 TSMC N5보다 부족하다라는건데

사실 이미 삼성 7LPP가 TSMC 1세대 7나노인 N7급이라고 이미 나왔을때

성능 10%, 소비전력 20% 개선했을때 당근 TSMC N5보단 떨어지는게 맞습니다.

 

TSMC N5는 N7 대비 성능 15%, 소비전력 25% 개선이니깐요...

 

 

지금 논란의 중점은 정말로 삼성 5LPE가 TSMC 2세대 7나노인 N7P보다 떨어지느냐가

사실이냐란 소리겠죠.

심지어 아난드텍은 TSMC N7급이라는 뉘앙스로 이야기했습니다. 5LPE가...

 

7LPP에서 전혀 개선이없다? 라는 뜻이되는데....

 

 

 

흐음 색안경 다 벗어던지고

나름 보수적으로 접근해보겠습니다.

 

 

1. 반도체 성능은 백엔드보다 프론트엔드랑 미들엔드에 영향을 크게 받음

 

2. 근데 5LPE는 프론트엔드랑 미들엔드는 7LPP에서 유지하고 백엔드만 개선하고 성능과 면적 개선

 

3. 그리고 백엔드에 면적 줄이겠다고 들어간 기술중 1FIN이 들어감

 

 

프론트엔드와 미들엔드가 사실상 7LPP에서 변하지 않았습니다.

 

물론 완전히 동일하진 않을겁니다. 보통은 어느정도 최적화를 거치니깐요

약간 의심되는것중 하나가 바로 1FIN 도입입니다.

 

1FIN은 도입시 셀 높이를 줄일수있지만

이런 1FIN 구조는 프리퀀시 영향을 덜받는 모뎀 통신장비, ASIC, ULVT(ultra-low Vth | 초저전력) 디바이스 같은곳에선

최적의 효과를 내지만 CPU나 GPU처럼 프리퀀시 영향을 받는 디바이스에선 생각보다 힘을 못낼수있습니다. 

 

특히나 보편적으로 고밀도 HD셀들이 2FIN 구조이고

고성능 HPC셀들은 3FIN 구조에 CPP랑 메탈트랙을 완화하여 성능을 확보하고있으니

 

 

 

고밀도에서 1FIN 구조는 면적을 더 줄일수있겠지만

성능 확보에있어서 분명 트레이드 오프가 될수도 있습니다.

 

 

 

어디까지나 가설이고 뭐 정답인지는 잘 모르겠습니다.

 

5LPE같은 경우도 7LPP 디자인을 최대한 유지하면서 면적을 줄이고

단가와 수율을 잡겠다는게 목표인 노드이니....

 

 

엑시노스1080 결과물도 나오면 확실히 5LPE 공정이

TSMC N7P 대비 밀리는 성능인지 알수있을듯합니다.

 

 

 

 

결론 :

이런저런 색안경 다 버리고 봤을때 프론트엔드나 미들엔드 유지한것도 한거지만

1FIN 구조로 간것이 조오오오금 성능 관련으로 의심이 되는 상황...

일단 엑시1080 상세분석 나오면 확실해질듯?

 

4LPP부턴 7LPP랑 완전 다른 프론트엔드랑 미들엔드라서

성능 향상 꽤 될듯한? (실질적으로 TSMC N5P랑 경쟁하는 공정일것으로 보임)