- 3nm

; TSMC의 기존 계획은 따르고 있으며, 도입 계획 대비 더 나은 진전도 있음

; PPA Gain(vs 5nm)

1.7 X logic density

+11% Speed

-27% Power

 

- 2nm

; 5nm high-mobility channel(HMC)를 도입하여 물질의 변화를 가져오면서 FinFET 기술을 향상하였지만, FinFET 또한 한계

; GAA NS 도입하여 smaller drain induced barrier lowering과 better sub-threshold swing을 제공

> SRAM @ 0.46V 동작 확인 

 

- 1nm

; 1nm Path 확보에도 사용 될 350W 출력의 EUV high volume throughput 5nm에서 진행 중

 

- Material

; 5nm에서 high-mobility channel(HMC) 위해 cSiGe 도입

[cSiGe 참고자료 (출처 : TSMC Details 5 nm – WikiChip Fuse)]

; cobalt와 ruthenium를 interconnect로 사용하면서 materials에 대한 진보는 계속 될 것

;  hexagonal boron nitride (hBN)와 같은 2D 물질의 상용화가 가까워 지고 있음

 

- DTCO(Design technology co-optimization)

; Pitch Scailing에 한계가 오면서 DTCO가 중요해 졌으며, 새로운 노드에서 DTCO를 통해 1.8X Logic Gate Density scaling과 35 ~ 40%의 Chipsize Gain

; 일반적으로 선단 노드로 가면서 개선이 없었던 SoC의 중요한 영역이 개선

; DTCO를 통해 analog, I/O, circuit blocks 개선

 

- 3D system fabrics

; Low-temperature processing를 통해 wafer level에서 logic과 memory의 active layers를 적층하는 진정한 3DIC 구조가능

; chiplet 구조가 대세, monolithic system-on-chip design의 tradeoff 한계 없이 각 chiplet은 최적화가 가능해짐

; TSMC의 low temperature bonding을 통한 SoIC (system on IC)는 600µm 두께에 수십개의 Die를 쌓을 수 있음

; Data 처리량은 2년마다 1.8X 증가하지만 normalized bandwidth는 1.6X 밖에 증가하지 못해 이를 보안하려면 더 많은 I/O가 필요, 다행히 Chip-to-chip interconnection density는 4배 증가 가능

 

- More of Moore

; new technology node는 2년주기로 계속 될 것

; Materials, production tool, chip design, packaging expert, 다름 분야의 전문가들과의 협력을 통해서만 가능