밀도랑 면적이 TSMC 10나노인 N10(구 : 10FF) 대비 밀렸지만 상용화 시기가 TSMC보다 더 빨랐고

SPEC2006에서 성능 측정시 삼성 10LPE는 TSMC N10을 대적 할 수 있었습니다.

 

그리고 2세대 10LPP 부턴 확실히 더 나았죠....

 

문제는 여기서 발생....

TSMC는 N10을 스쳐지나가는 공정으로 여기고 바로 ArFi를 통해 7나노 공정인 N7을

양산하려했습니다.

 

삼성은 10나노 공정 수명이 오래갈것이라 생각해서

10LPP 이후 면적이 개선된 고밀도의 10LPU까지 준비하고

7나노는 EUV 도입하면서 천천히 하자 였는데

 

TSMC가 공격적으로 N7을 런칭 시키면서 부랴부랴 로드맵을 수정했죠...

 

 

7LPP 조기 런칭을 바랬지만 이것도 잘안되서

10LPU는 로드맵에서 없애버리고 면적과 성능이 좀더 개선된

백업플랜으로 8LPP를 내놓았습니다.

근데 뭐 여기까지도 좋습니다. 스펙 대비 8LPP는 성능 나쁘지않았거든요....

 

당시 같이 비교된 TSMC N7이 성능이 워낙 좋아서 그렇지....

 

이 7나노 부분 땜빵하려고 기존 8LPP에서 핀피치 축소해서 내부 로직 개선하고

CA 한정으로 EUV도입한 과도기 7나노 공정인 7LPE를 엑시노스9825를 상용화했지만

역시 베이스가 베이스인지라 크게 만족스럽진 못했습니다...

(내부 로직만 개선되고 면적은 안줄어서 사실상 EUV도입된 8LPP같은...)

 

 

아무튼 삼성의 경우 TSMC가 2세대 7나노인 N7P와 2.5세대격인 N7+ 낼때쯤해서야

7LPP를 상용화했는데 이거 막상 나와보니 EUV까지 썼음에도 TSMC 1세대 7나노인 N7과 동급 성능....

 

 

 

그리고 현재 5나노에선.............흠.....

 

 

애초에 풀노드도 아니고 백엔드로 칩 면적 개선이 주된 목적이다보니

큰걸 기대하긴 어려웟지만 적어도 공식 PPA에서 7LPP 대비 꽤 유의미하게 올라서 기대했건만.....

 

조금 그러네요......

 

 

 

 

4나노에선 면적만 줄이지말고

프론트엔드랑 미들엔드 개선으로 성능 팍 올리고

 

3나노에선 좋든싫든 프론트엔드에 GAAFET 도입으로 성능 오를테니깐 뭐...

(5LPE 대비 크게 오르긴하는데 근데 이것도 발표 수치 그대로 믿기 어려워짐;;)

 

 

결론은 내년 S22에 달리는 머시기를 위해서라도

4나노 대박나길....