출처 : https://www.anandtech.com/show/16656/ibm-creates-first-2nm-chip

 

먼저 스케일링 관점에서 보면

44nm CPP(Gate length=12nm)으로

 

넷상에 알려진 7/5nm의 CPP 수준을 비교해보면 수준차이를 알 수 있습니다.

7나노 54nm CPP

5나노 50nm CPP

 

MMP에 대한 언급은 따로 없네요.

다만 IBM피셜로 fingernail 크기에 50 billion transistors를 박았다고하며, 아난드텍측의 집념(fingernail의 크기를 문의했고 답을 받았다네요.)으로 대략적인 Tr density를 확인했다고 하네요.

 

러프한 추정치지만 TSMC 3nm 보다는 높은 Tr덴시티를 보입니다.

 

 

다음으로 PP측면에서 보면 7나노 대비

45% Performance 향상

75% Power 감소

비교 노드가 정확히 어떤 노드인지는 모르나...

IBM이 Power칩을 삼성 7나노로 찍고 있으니 해당노드와 비교했을 수도 있을 것 같습니다.

 

 

공정적인 측면에서 보면

EUV를 통해 나노시트 폭을 15nm에서 70nm까지 조정이 가능하다고 합니다.

즉, FEOL단에 EUV를 도입했겠죠?

(아난드텍의 이야기로는 최초라고하네요)

 

또 기존의 타사 GAA와 다른점은

나노시트 밑에 존재하는 dieletric isolation가 눈에 띄네요.

FinFET 시절에도 SOI Fin 같은걸 주문하더니...

IBM 성향은 그대로인것 같아요 ㅋ

덕분에 Gate length 12nm가 가능하다네요.

 

- IBM 2nm

 

- TSMC 2nm

 

- 삼성 3nm

 

추가로 나노시트의 형상정보도 같이 언급되지만

타사 나노시트의 형상정보를 알수가 없어 비교는 힘드네유

 

 

그리고 과거 5nm GAA 발표시절과는 다르게

https://www-03.ibm.com/press/us/en/pressrelease/52531.wss

 

이번 2nm GAA 발표에서는 삼성이나 GF의 언급이 없습니다.

https://newsroom.ibm.com/2021-05-06-IBM-Unveils-Worlds-First-2-Nanometer-Chip-Technology,-Opening-a-New-Frontier-for-Semiconductors#assets_all

 

인텔과 연합한다는 소식이 있었는데 과연...

https://meeco.kr/mini/31617148