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AMD는 TSMC와 협력하여 TSMC의 3D Fabric 기술을 Chiplet 패키징에 적용하였다고 합니다.

 

적용사례를 보면 7nm SRAM Cache층을 칩 위에 쌓아

3D Stack Cache를 구현하였다고 합니다.

 

패키징 기술 자체에 대해 이야기해보면

​​​​해당 패키징 기술은 TSV와 함께 Hybrid Bond 방식을 사용하였다고 합니다.

 

이를 통해

2D 패키징 대비 200배의 interconnect density를

다른 Micro Bump를 이용한 3D 패키징 대비 15배의 interconnect density를

구현하였다고 합니다.

 

Die interface를 Solder Bump 없이 Cu to Cu로 직접 연결하기 때문에

 

Thermal density와 interconnect pitch에서 향상을 가져올 뿐 아니라

Micro Bump를 사용하는 3D 패키징 대비 1/3 수준으로 에너지 소모가 줄게 됩니다.

 

관련하여 추가 썰을 풀어보면(웨이보 썰 인용)

출처 : weibo.cn

 

3D 패키징은 크게 2가지 종류가 있습니다.

F2B와 F2F가 그것인데...

출처 : https://www.researchgate.net/figure/Thermal-structure-of-F2B-and-F2F-bonding_fig2_308604313

 

F2F는 주로 Wafer level의 Hybrid Bond를 사용합니다.(하기 예시 참조)

 

F2B의 경우 인텔이 해당방식의 3D 패키징기술을 사용하는것으로 알려져 있으며,

Micro Bump와 TSV를 사용하게됩니다.

 

Micro Bump는 Hybrid Bond 대비 밀도측면에서는 불리하지만

Hybrid Bond가 Chip to Chip간의 정렬을 맞추는것이 어렵기 때문에 Micro Bump를 주로 업계에서 사용되었다고합니다.

 

이번에 AMD에서 발표한 3D 패키징은 Hybrid Bond와 TSV의 조합으로 Micro Bump를 사용하지 않습니다.

(인텔은 또 다시 밀리게되는 ㅠ)

 

TSMC와 AMAT 그리고 Hybrid Bond 장비사가 협력하여 Chip to Chip간의 정렬문제를 해결한 것으로 보입니다.

 

비록 micro-copper pillars만을 혹은 TSVs만을 사용할 것이라는 TSMC의 이전 계획과는 차이가 있지만

이번 발표만으로도 3D 패키징쪽에 큰 성과입니다.

TSMC의 3D 패키징은 이제 상단Chip 영역을 자유롭게 선택 할 수 있다는 것을 의미합니다.

(기존 Wafer level Bonding 방식은 그렇게 자유롭지 못함)

 

인텔 및 가타 제조사 3D 패키징 대비 보다 좋은 성능과 작은 두께 그리고 향상 된 I/O density를 제공할 수 있습니다.

 

나아가 현재 생산준비가 되었으며, 올 연말 적용제품이 출시 됩니다.