* 어디까지나 하기 내용들은 글쓴이의 뇌피셜입니다.

http://www.digitimes.com.tw/tech/dt/n/shwnws.asp?cnlid=1&id=0000629722_6ab67qym3hnbfv19c4k7r

최근 Digitimes의 보도에서 TSMC 3나노 공정에 대한 여러 명칭이 나옵니다.

N3

N3E

N3B

N3과 N3E는 TSMC측에서도 공식적으로 언급된 공정이며,

N3은 TSMC 3nm 1세대

N3E는 TSMC 3nm 2세대로 알려져 있고

N3E의 이름에 대한 의문에 대해 글을 쓰시고 했는데요

https://meeco.kr/mini/33790705

그 의문 이번 루머와 TSMC 피셜로

어느정도 풀린 것 같습니다. (물론 뇌피셜이지만요)

우선 윗글에서도 말한 내용과 같이

TSMC에서 N3E에서 강조하는 점은 2가지 입니다.

- Process Window 향상

- Better Performance

후자의 성능 향상이야 TSMC가 파생노드를 만들면서 꾸준히 만들어온 특징이고

저는 전자를 사실 주목 했습니다.

Process Window 향상 뭐 방법은 여러가지가 있겠지만

쉽게 떠오르는 방법이 공정의 특정 Feature Size를 늘려 공정의 난이도를 줄이고 공정 마진을 늘리는 방법 입니다.

대신 이러면 A측면에서 손해를 보게되죠 ㅠ

그리고 이번 루머로 실제로 N3대비 N3E가 logic density가 줄었다는 이야기가 있습니다.

즉 이번 N3E는

기존 TSMC의 파생노드 시나리오인 A를 유지하면서 P/P를 개선하는 방식이 아니라

A를 희생하면서 공정마진과 Cost이득(Layer 감소) 챙기면서 동시에 P/P를 개선한 공정이지 않을까 추측해 봅니다.

그럼 N3B는 뭐냐?

이것도 물론 뇌피셜이지만

현재 1세대 N3의 P/P 수준에서

N3E와 같은 방식(A희생)으로 공정마진 확보와 Cost이득을 챙긴

1세대 N3의 리비전 공정이 아닐까 추측합니다.