라고 인텔이 주장했지만 구라였고 TSMC로 갈아타기로 결정을....인텔 4나노가 삼성 4나노 TSMC 5나노랑 비슷한 수준일 겁니다.

https://www.semiconductor-digest.com/intel-has-13-talks-at-the-vlsi-symposia-in-june-including-intel-4/

백엔드는 인텔4와 TSMC N5가 동급내지 인텔의 살짝 열위라고 보여지지만, 프론트엔드는 인텔7과 TSMC N5가 동급일겁니다.

삼파가 입털 때도 마찬가지지만...🤣

말씀대로 당연합니다. 근데 "어느정도"가 중요한데, 우리는 그런걸 경쟁력이라고 부르죠. 인텔의 지금은 자신의 영업이익을 깍아먹으면서 상품을 낼 수 밖에 없는 경쟁력이라는거죠...그래서 실적 가디언스도 하향이더라구요. 물론, 나중에 반전이 있을지 모르지만요 :)

저는 경쟁력보단.. 오히려 비정상의 정상화라고 생각됩니다.

반도체 공정계열에서 벌어지는 싸움은 보통 제조계열과 공정설계의 충돌입니다. 제조팀은 시간당 웨이퍼 투입 갯수의 극대화를 원하고 설계팀은 측정랏의 투입과 정확한 단계별 계측을 위한 라인 홀드를 원하죠.

제조출신 CEO였던 BK 시절엔  성숙되어있는 14nm를 바탕으로 웨이퍼를 넣는 족족 돈이 되었겠지만, 이것은 당연히 미래 공정을 위한 개발을 지연시키고 추후 공정의 수율을 떨어뜨리는 결과를 낳죠.

현재 인텔은 뒤쳐진 공정경쟁력을 빠른시간 안에 따라잡으려고 노력중이니 제조용 웨이퍼보단 개발용 웨이퍼를 우선적으로 투입할거라 생각합니다. 그러면 판매되는 칩 갯수 대비 투입되는 웨이퍼는 당연히 늘어나고.. 이와 수반되는 장비의 감가상각을 감당하다보면 영업이익율이 줄 수 밖에 없죠.

개발용 웨이퍼 투입하는 수준 수율은 캐논레이크같은 초기 10나노 얘기고 타이거레이크부터는 수율이 그래도 쓸 만한 수준은 돼서 물량 본격적으로 풀리는 게 보이긴 하더라고요... (TSMC에서 양산 시작하기 반년 전 수율 정도?)