리소스 투입 여력이 없어서일겁니다.

 

mRDNA IP 자체가 이미 4LPE PDK에 맞게

설계되어있는데

 

하위라인은 아직까지 5LPE 같은 공정을 쓰고있는데

이걸 다시 5LPE PDK에 맞게 재설계하는건 수지타산에

맞지않습니다.

 

하위라인을 4LPE로 상향하면 되긴하는데

역시 이것도 여의치않죠....

 

플래그십 엑시노스가 한 3나노에 RDNA3기반 GPU가

달린 시점쯤해서

 

하위라인 엑시노스가 4나노에 RDNA2기반 GPU 정돈

달릴듯하네요....

 

 

 

 

여담으로 지금

엑시노스는 설계 인력이 문제가 아니라

 

어케하면 선단 공정이 잘나오는지에 대한

기도메타가 더 필요합니다.

 

설계잘해도 공정에서 문제 생기면 끝이니깐요

인력 3분의1 갖고 어쩌네는 크게 의미는 없어요...

 

 

아...아닌가....

NPU/DSP 성능이

 

퀄콤의 단일 DSP 대비 너무 후달려서

인력 충원은 해야겠네요 ㅡㅡa