제가 붉은색으로 체크한 해당 부분이

GPU 다이블록으로 보이는군요.

RDNA3 6WGP (12CU) 스펙의..

이거 다이블록 보니깐 2WGP 정도 더 넣을만한 여유가 있었던거같네요.

MX, S.LSI, 파운드리가 함께 개발중인

자체칩(가칭 엑시노스2500)의 경우 SF3(3GAP) 공정에 RDNA3 맞고 다이 면적만 좀 희생한다면

RDNA3 8WGP (16CU) 구성도 해볼만할거 같습니다.

피닉스 포인트는 N4 HPC셀로 만들었을테고

자체칩에 사용되는 SF3(3GAP)는 HD셀이고 SF3(3GAP)가 N4보다 면적이 작을테이니

그만큼 다이 사이즈는 줄일수있을듯하네요.

N7 HPC로 제조된 RDNA2 1WGP 다이블록이랑

4LPE HD로 제조된 RDNA2 1WGP 다이블록만해도 사이즈 엄청 크게 차이났으니..