대충 계산해보면

엑시노스2200 케이스보면 4LPE 공정 CX2+L3 캐시 면적 2.91mm2

CA710+L3 캐시 면적 1.93mm2

2200에서 빅+미들코어 면적은 8.7mm2 (1+3코어)

2300은 4nm 빅+미들코어가 1+4로 알려져있고 4nm 개량공정일테니 면적에서 크게 감소효과 없을겁니다.

CX3, CA715 면적이 CX2, CA710하고 같다고 가정하면 빅+미들코어 면적은 10.63mm2

2400은 루머대로면 4nm에 1+2+3코어.

빅, 미들코어 면적 그대로 간다고 가정하면 빅+미들코어 면적은 12.57mm2

2500은 루머대로면 3GAP 공정일 가능성이 높고 발표치로 보면 4nm 대비 면적 감소 21%

루머대로 CX5 x1 + CX5 x3 + CA730 x2 이고 빅, 미들코어 면적 그대로 간다고 가정하면 빅+미들코어 면적은 15.5mm2

여기에 공정에 의한 면적 감소치를 적용하면 12.25mm2

2400하고 비슷하지요.

그런데 이 면적이면 CX5 1개 + CA730 6.5개 들어갈 수 있어서 성능 측면에서 효율적인지도 의문.

이렇게보면 2500 루머가 충분히 가능할거 같지만 전력도 따져봐야되고

삼성이 CPU 면적 한계를 얼마로 잡을 것인가, CX3,4,5 면적이 같은 공정 조건에서 CX2를 넘지 않을 것인가가 관건입니다. (12mm2 중반대 면적이 판단 기준이라고 보증할 수 없다는거)

사실 지금 결론 내기에는 변수가 너무 많지요.