17일 산업계에 따르면 하이투자증권은 ‘삼성파운드리전’이라는 보고서를 내고 삼성전자 4나노 공정의 수율이 75% 이상, 3나노는 60% 이상이라고 추정했다. TSMC의 경우 4나노 수율이 80% 정도다. 삼성전자가 거의 근접한 수준까지 따라 잡은 것이다. 빠른 시간 안에 수율을 잡은 비결로 ‘반도체 업황 부진’이 꼽힌다. 업황 부진으로 테스트 웨이퍼 투입량을 늘릴 수 있었고, 이는 7나노 미만 공정의 수율 개선 기회로 작용했다는 것이다.

특히 3나노 수율이 60%라는 대목은 눈여겨 볼 만 하다. 현재까지 알려진 TSMC의 수율보다 높아서다. IT매체 wccf테크에 따르면 TSMC는 N3(3나노) 공정으로 애플 A17, M3 칩셋을 만들고 있다. 하지만 수율은 55%에 머무는 것으로 관측된다.