영문 위키백과에서 표로 정리를 했는데, 공개출처로 얻을 수 있는 것들을 닥닥 긁었더군요(...).

3nm는 영문 위키백과의 '3 nm process' 문서 참조.

단위 : 트랜지스터 밀도 = MTr/mm², SRAM 셀 사이즈 = μm², 게이트 피치 = nm, 연결부 피치 = nm

** 게이트 피치 = Transistor gate pitch

** 연결부 피치 = Interconnect pitch

1) 삼성

- 4LPE & 4LPP : 트랜지스터 밀도 137 , SRAM 셀 사이즈 0.0262 , 게이트 피치 53** , 연결부 피치 33**

- 4LPP+ : 사양 불명 (그러나 아마도 동일할 수도 있다는 의견이 댓글에서 제시되었습니다.)

- 3GAE : 트랜지스터 밀도 150 , 게이트 피치 40 , 연결부 피치 32 (SRAM 없음)

- 3GAP : 트랜지스터 밀도 195 , 나머지 사양 불명

2) TSMC

- N4 & N4P : 트랜지스터 밀도 143.7 , 게이트 피치 51 , 나머지 사양 불명

- N3 : 트랜지스터 밀도 220 , SRAM 셀 사이즈 0.0199 , 게이트 피치 45 , 연결부 피치 불명

- N3E : 트랜지스터 밀도 215.6 , SRAM 셀 사이즈 0.021 , 게이트 피치 48 , 연결부 피치 23

3) 인텔

- Intel 4 : 트랜지스터 밀도 123.4 , SRAM 셀 사이즈 0.024 , 게이트 피치 50 , 연결부 피치 30

- Intel 3 : 사양 불명

** 이것은 다음 링크에서 참조했습니다.

https://www.linkedin.com/posts/yuzo-fukuzaki-12408111_samsung-exynosabr2200-4lpe-activity-6917180674298761216-8yXC/?utm_source=linkedin_share&utm_medium=member_desktop_web