3나노 a17 190억 트랜지스터에 103mm2 5나노 a15 150억 트랜지스터에 107.7mm2 로 계산하면 

대략 32.4% 칩밀도 향상인데 공식 n3e 대비 n5 칩밀도가 1.3배 이니 n3b 수치에 부합하는거 같네요

저 중국인도 184MTr/mm^2 로 이야기

하는거 보니 대충 비슷한거 같습니다

발표상의 200MTr/mm^2 이상 수치는 sram 면적이 하나도 안 줄어든거 고려 안한 소리였죠

삼성의 실제 3나노 soc 밀도가 궁금하기는 한데 4lpp 137MTr/mm^2에 공식 면적 감소치 21% 넣으면

173.4정도 나오니까 그렇게 막? 밀리지는 않을거 같네요 주력 n3e는 밀도 5.8% 하락하는거 생각하면 거의 동일?