사실 삼성

7LPP의 경우

TSMC N7/N7P/N7E랑 비교시 더 고밀도에

EUV까지 쓰였지만 정작 성능은 TSMC 1세대 7나노인 N7 수준입니다.

프론트엔드나 미들엔드 쪽에 문제가 있는지 뭔지 모르겠지만

어쨋든 이것도 초기 목표 성능 달성에 뭔가 실패한 느낌이 강한데........

이와 비슷한게 인텔 10나노 입니다.

무리하게 밀도를 높이고 코발트 배선 사용하면서

트랜지스터밀도는 타사 7나노에 버금가지만 성능은 캐안습인 공정이 되버렸죠.

TSMC N5도 N7/N7P/N7E 대비 밀도가

무려 1.8배나 올랐는데 소비전력 이슈 루머가 지속 들리는거보면

미세공정에서 밀도를 높이면서 성능 올리는게 확실히 쉽지않은듯합니다.

밀도가 오르면 누설전류랑 파워는 상승하는데 leakage 못잡으면

성능을 확보할수가 없습니다.

조금 소극적이지만 삼성의 경우

7LPP 베이스로해서 하프노드식으로 밀도를 개선해나가는게

안전빵이면서 적절해보이긴하네요...

6LPP가 SDB가 도입된 7LPP의 하프노드 공정이고

5LPE가 6LPP에서 기타 스마트 스케일 적용된 하프노드 공정

4LPE도 5LPE에서 메탈피치랑 M1피치 축소한 하프노드 공정

인 등등 다단계로 조금씩 면적과 밀도를 개선하는 방식이었죠....

최근 4LPE를 없애버리고(5LPP로 이름이 바뀐걸수도) 순수 4나노 공정인 4LPP를 낸듯하지만요....

암튼 반도체 참 어렵네요 ㅋㅋㅋ