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(서론 생략)

 

2. Apple의 TSMC 특허 논문에서 UltraFusion 아키텍처 분석

 

M1 Ultra에서 발표한 UltraFusion 다이어그램과 TSMC(Apple and its Foundry)의 공개된 특허 및 논문으로 판단하면 UltraFusion은 TSMC의 5세대 CoWoS Chiplet 기술을 기반으로 하는 상호 연결 아키텍처여야 합니다.

 

▲ 애플의 Chiplet 특허와 M1 Ultra (특허 US 20220013504A1 참조)

 

CoWoS-S(Chip-on-Wafer-on-Substrate with Si interposer)는 고성능 컴퓨팅(HPC) 및 인공 지능(AI) 가속기 분야에서 널리 사용되는 TSV 기반 다중 칩 통합 기술입니다.

 

CoWoS의 발전으로 인터포저 제작 가능 면적은 1개의 전체 레티클 크기(약 830mm2)에서 2개의 레티클 크기(약 1700mm2)로 꾸준히 증가했습니다. 인터포저의 면적은 최대 패키징된 칩 면적을 결정합니다.

 

5세대 CoWoS-S(CoWoS-S5)는 최대 3개의 전체 마스크 크기(~2500mm2) 수준에 도달합니다. 양방향 리소그래피 접합 방식을 통해 이 기술의 실리콘 인터포저는 1200mm2의 여러 로직 다이와 8개의 HBM(고대역폭 메모리) 스택을 수용할 수 있습니다. 코어와 실리콘 인터포저 사이의 연결은 대면(Face to Face, 맞대기 상호 연결 층 및 상호 연결 층)입니다.

 

▲CoWoS 기술이 담을 수 있는 전체 칩 면적은 점차 증가하고 있다(P.K. Huang 2021)

 

UltraFusion 기술에서는 다이 스티칭(Die Stitching) 기술을 사용하여 4개의 마스크를 접합하여 인터포저 영역을 확장할 수 있습니다. 이 방법에서는 4개의 마스크가 동시에 노출되고 4개의 스티칭된 "에지"가 단일 칩에서 생성됩니다.

 

▲UltraFusion 아키텍처 상호 연결 기술(단층 및 다층, 특허 US 20220013504A1/US 20210217702A1 참조)

 

Apple의 특허에 따르면 이 기술에서 칩 간의 상호 연결은 단일 금속 레이어 또는 여러 금속 레이어가 될 수 있습니다. (미국 20220013504A1/미국 20210217702A1)

 

3. 6대 기술의 특수 최적화

UltraFusion은 단순한 물리적 연결 구조 그 이상입니다. 이 패키지 아키텍처에는 특별히 최적화된 몇 가지 기술이 있습니다. (P. K. 황 2021)

 

1) 낮은 RC 상호 연결

 

UltraFusion에는 밀리미터 상호 연결 규모에서 더 나은 칩 간 신호 무결성을 제공하기 위해 새로운 낮은 RC(커패시턴스 x 저항 = 전파 지연) 금속 층이 있습니다.

 

다중 칩 모듈(MCM)과 같은 다른 패키징 솔루션과 비교하여 UltraFusion의 인터포저는 로직 다이 사이 또는 로직 다이와 메모리 스택 사이에 조밀하고 짧은 금속 상호 연결을 제공합니다. 더 나은 칩 간 무결성, 더 낮은 전력 소비 및 더 높은 클럭 속도로 실행할 수 있는 기능. 이 새로운 인터포저 상호 연결 방식은 트레이스 저항과 비아 저항을 50% 이상 줄입니다.

 

▲인터포저 간 전송을 위한 인터커넥트 전력 소비 제어(US 20210217702A1)

 

2) 인터커넥트 소비전력 제어

 

Apple의 특허는 UltraFusion이 닫을 수 있는 버퍼(Buffer)를 사용하여 인터커넥트 버퍼의 전력 소비를 제어하여 중단된 인터커넥트 라인의 전력 소비를 효과적으로 줄이는 것을 보여줍니다.

 

3) TSV 최적화

 

실리콘 비아(TSV)를 통한 높은 종횡비는 실리콘 인터포저 기술의 또 다른 매우 중요한 부분입니다. UltraFusion/CoWoS-S5는 고속 SerDes 전송에 맞게 TSV를 재설계하고 전송 특성을 최적화합니다.

 

4) 인터포저에 통합된 커패시터(iCAP)

 

UltraFusion은 칩의 전력 무결성을 향상시키기 위해 인터포저에 딥 트렌치 커패시터(iCaps)를 통합합니다. 인터포저에 통합된 정전 용량 밀도는 300nF/mm2를 초과하여 각 다이와 신호 상호 연결이 보다 안정적인 전원 공급을 즐길 수 있도록 도와줍니다.

 

5) 새로운 열 인터페이스 재료

 

UltraFusion은 CoWoS-S5에 통합된 새로운 비겔 열 인터페이스 재료(TIM)를 사용하여 열 전도율이 20W/K 이상이고 적용 범위가 100%로, 각각의 높은 컴퓨팅 파워 코어에 대해 더 나은 방열 지원을 제공하여 전반적인 냉각을 향상시킵니다.

 

▲다이스티칭을 통한 수율 향상 및 원가절감(US 202220013504A1)

 

6) Die-Stitching 기술을 통한 효과적인 포장 수율 향상 및 비용 절감

 

UltraFusion에서는 KGD(Known Good Die)만 본딩에 사용하므로 기존 WoW(Wafer on Wafer) 또는 CoW(Chip on Wafer)에서 실패한 칩이 패키징되는 문제를 방지하여 패키징 후 수율을 향상시키고 전체를 감소시킵니다. 평균 비용. (고정 테이프 아웃 및 R&D 비용을 전제로 불량 칩이 적을수록 단일 칩의 평균 비용이 낮아짐)

 

4. 결론: 더 강력한 컴퓨팅 파워 칩을 위한 상상 공간 제공

 

이 기사에서는 Apple과 TSMC의 특허 및 논문에서 시작하여 UltraFusion 기술에 대한 예비 분석을 수행합니다.

 

UltraFusion은 패키징 상호 연결 기술, 반도체 제조 및 회로 설계 기술을 완전히 결합하여 컴퓨팅 파워 칩을 더 넓은 면적과 고성능으로 통합하기 위한 거대한 상상 공간을 제공하고 컴퓨팅 아키텍처 개발에 매우 ​​좋은 도움과 참조를 제공합니다.