(윗댓글은 제가 백엔드 스펙으로 착각해서 삭제했습니다)

와이드가 넓은 디코더가 넓은 백엔드와 만나면 RISC 특성상 빵빵한 성능이 이론상 보장은 될겁니다. 물론 아키텍쳐 전체적으로 밸런스가 맞다는 가정하에..

문제는 남들보다 디코더가 커지면 전성비에서 손해가 생기므로 선단공정 확보도 필요하겠죠. m1은 그게 잘 된 케이스고요.

이거 아마 나왔으면 공정 성능이 멀쩡하단 전제하에 기본은 했을거같은데 말이죠

Exynos-M7까지 대략적인 스펙 구상은 이미 해놓았을겁니다.

근데 지금와서 차기 Cortex-X4나 Cortex-X5 대비

매리트가 있을진 모르겠네요.

시기상 공정에 치였을거 같네요..

당연히 디코더 폭이 넓어지면 성능은 좋아집니다. 전성비도 성능 향상폭을 클럭을 낮추면 좋아지구요. 문제는 면적 대비 성능이 안 좋아진다는 거죠