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PatGelsinger

미니 인텔 PowerVia 기술로 메테오 레이크 E-코어 테스트 칩에서 6% 성능 향상 입증

PowerVia를 통해 칩 제조의 혁신을 이룬 인텔

인텔의 벤 셀이 인텔이 어떻게 세계 최초의 백사이드 전력 솔루션을 개발하고 입증하여 칩 제조에 큰 진전을 이루었는지 설명합니다.

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INTEL-POWERVIA-3.jpg새로운 기능: 인텔은 업계 최초로 제품과 유사한 테스트 칩에 백사이드 전력 공급을 구현하여 세상을 차세대 컴퓨팅 시대로 이끄는 데 필요한 성능을 달성했습니다. 2024년 상반기에 인텔 20A 프로세스 노드에 도입될 파워비아는 업계를 선도하는 인텔의 백사이드 전력 공급 솔루션입니다. 이 솔루션은 전력 라우팅을 웨이퍼의 후면으로 이동하여 면적 확장에서 발생하는 인터커넥트 병목 문제를 해결합니다.

 

"파워비아는 우리의 공격적인 '4년 내 5개 노드' 전략과 2030년 패키지 내 1조 개의 트랜지스터를 달성하기 위한 여정에서 중요한 이정표입니다. 시험 공정 노드와 후속 테스트 칩을 사용하여 선도적인 공정 노드에 대한 백사이드 전력의 위험을 제거할 수 있었으며, 인텔은 백사이드 전력 공급을 시장에 출시하는 데 있어 경쟁사보다 한 발 앞서게 되었습니다."

 

-벤 셀, 인텔 기술 개발 부문 부사장

INTEL-POWERVIA-2.jpg

INTEL-POWERVIA-4.jpg작동 방식: 인텔은 인텔 20A 및 인텔 18A 프로세스 노드에 기반한 실리콘 구현에 대한 준비성을 보장하기 위해 PowerVia 개발을 트랜지스터 개발과 분리했습니다. PowerVia는 자체 내부 테스트 노드에서 테스트되어 인텔 20A의 리본FET와 통합되기 전에 기술의 우수한 기능을 디버깅하고 보장했습니다. 실리콘 테스트 칩에서 제작 및 테스트한 결과, PowerVia는 90% 이상의 셀 활용률과 주요 트랜지스터 확장을 통해 칩 리소스를 매우 효율적으로 사용하여 칩 설계자가 제품의 성능과 효율을 향상시킬 수 있는 것으로 확인되었습니다.

 

인텔은 6월 11일부터 16일까지 일본 교토에서 열리는 VLSI 심포지엄에서 두 개의 논문을 통해 이러한 연구 결과를 발표할 예정입니다.

INTEL-POWERVIA-5.jpg중요한 이유: PowerVia는 경쟁사의 백사이드 전력 솔루션보다 훨씬 앞서 있어 인텔 파운드리 서비스(IFS) 고객을 비롯한 칩 설계자에게 제품의 에너지 및 성능 향상을 위한 더 빠른 경로를 제공합니다. 인텔은 무어의 법칙을 발전시키기 위해 스트레인드 실리콘, Hi-K 메탈 게이트, 핀펫과 같은 업계에서 가장 중요한 신기술을 도입한 오랜 실적을 보유하고 있습니다. 2024년에 출시될 PowerVia 및 리본FET 게이트 올어라운드 기술을 통해 인텔은 칩 설계 및 프로세스 혁신에서 업계를 계속 선도하고 있습니다.

 
PowerVia는 칩 설계자들이 직면하고 있는 인터커넥트 병목 문제를 최초로 해결한 기술입니다. 인공 지능 및 그래픽을 포함한 급증하는 사용 사례는 계속 증가하는 컴퓨팅 수요를 충족하기 위해 더 작고 밀도가 높으며 더 강력한 트랜지스터를 필요로 합니다. 현재와 지난 수십 년 동안 트랜지스터 아키텍처 내의 전력 및 신호 라인은 동일한 리소스를 놓고 경쟁해 왔습니다. 이 두 가지를 분리함으로써 칩은 성능과 에너지 효율을 높이고 고객에게 더 나은 결과를 제공할 수 있습니다. 백사이드 전원 공급은 트랜지스터 확장에 필수적이며, 칩 설계자는 리소스를 희생하지 않고도 트랜지스터 밀도를 높여 그 어느 때보다 더 많은 전력과 성능을 제공할 수 있습니다.
 
방법: 인텔 20A와 인텔 18A는 파워비아 백사이드 전력 기술과 리본FET 게이트 올어라운드 기술을 모두 도입할 예정입니다. 트랜지스터에 전력을 전달하는 완전히 새로운 방식인 백사이드 전력 구현은 열 및 디버깅 설계에 대한 새로운 과제를 제기했습니다.
 
인텔은 PowerVia 개발을 리본FET에서 분리함으로써 이러한 문제를 신속하게 해결하여 인텔의 20A 및 18A 프로세스 노드 기반 실리콘에서 구현할 수 있도록 준비할 수 있었습니다. 인텔 엔지니어들은 열이 문제가 되는 것을 방지하기 위해 완화 기술을 개발했습니다. 또한 디버그 커뮤니티는 새로운 설계 구조가 적절하게 디버깅될 수 있도록 새로운 기술을 개발했습니다. 그 결과, 테스트 구현은 견고한 수율 및 신뢰성 지표를 제공하는 동시에 새로운 RibbonFET 아키텍처에 합류하기 훨씬 전에 기술의 본질적인 가치 제안을 입증했습니다.

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또한 이 테스트에서는 EUV(극자외선) 리소그래피로 구현된 설계 규칙을 활용하여 다이의 넓은 영역에서 90% 이상의 표준 셀 활용률과 같은 결과를 얻었으며, 이를 통해 셀 밀도를 높여 비용을 절감할 수 있게 되었습니다. 또한 테스트 결과 30% 이상의 플랫폼 전압 강하 개선과 6%의 주파수 이점이 있는 것으로 나타났습니다. 또한 인텔은 로직 스케일링에서 예상되는 더 높은 전력 밀도에 맞춰 PowerVia 테스트 칩에서 열 특성을 달성했습니다.
 
다음 단계: 인텔 기술자인 마우로 코브린스키(Mauro Kobrinsky)는 VLSI에서 발표될 세 번째 논문에서 웨이퍼의 전면 또는 후면에서 신호 및 전력 공급을 모두 가능하게 하는 등 PowerVia를 배포하는 보다 진보된 방법에 대한 인텔의 연구를 설명할 예정입니다.
 
업계보다 앞서 고객에게 PowerVia를 제공하고 미래에도 혁신을 지속하는 것은 새로운 반도체 혁신을 가장 먼저 시장에 선보이며 끊임없이 혁신해 온 인텔의 오랜 역사와 궤를 같이합니다.

 

 

PatGelsinger
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2017-03-02
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