N3이 연기가 있었던것도 사실이고...

N3E가 Area 손실이 있는것도 사실이죠.
 

근데 사실 소비자 레벨에서 체감이 덜되는 요소들을 같이봐야 TSMC의 스토리 라인이 보입니다.
 

아난드텍발 정보에 따르면

N3E에서 EUV마스크 수가 무려 6장이 줄었습니다.

(N3 최대 25장 > N3E 최대 19장)

참고 : https://meeco.kr/mini/37095031
 

면적손실과 공정마진 확보가 같이 언급되기 때문에

이는 단순히 EUV 싱글 패터닝을 멀티 패터닝으로 대체 한게 아니라 실질적인 공정 단순화가 이루어 졌을것 같고...

(이는 소비자 입장에서는 모르겠는데)

팹리스 고갱님들 입장에서는 직접적으로는 단가문제와 직결되고

추가적으로는 수율개선도 동반되기 때문에....

궁극적으로는 팹리스 고갱입장에서는 TR당 가격의 이득을 직접적으로도 간접적으로도 보게됩니다.

(거기다 성능 개선 보장도 함께 제공을 해주고...)

(즉 위 첫번째 차트 개선폭이 두번째 차트 열화폭 대비 커서 세번째 차트가 개선되지 않을까 추측합니다.)

추가로 Area 패널티 불만인 고갱님들을 위해 당장은 N3E에서 FINFLEX라는 DTCO 개선
 

다들 FinFET 3nm는 한계라고 하지만

N3P이후에서는 optical shrink를 하여 물리적인 개선도 제공한다하니...

(optical shrink이기 때문에 EUV 마스크 수가 늘어나는건 아니겠지요.)

참고 : https://meeco.kr/mini/37095031
 

TSMC가 매번 N3 패밀리를 말할 때 꼭 같이 하는 말이 있습니다.

Last Long Term Node
 

결국 팹리스 고갱들은 (PPA도 변수지만) TR당 가격에 민감할 수 밖에 없고 마지막 long 노드로 할수 있는 TR당 가격의 개선까지의 타협을 TSMC는 위와 같이 찾은 것 같습니다.
 

+ TSMC가 N2이후로는 long node를 언급하지 않는걸보면 N2이후의 TR당 가격 개선이 더이상 보이지 않을것 같고...

실제로 BSPDN같은 걸 같이 쓰면...

ㄹㅇ 가격압박이 빡셀 것 같네연

+ 소비자입장에서 의문 : 그래서 내가 사는 칩가격은 싸지냐?