미니 삼성 파운드리 신규 로드맵관련 주저리 주저리...
- 흡혈귀왕
- 조회 수 3870
- 2022.10.04. 23:43
삼성 파운드리에서 새롭게 로드맵을 개편했습니다.
네이밍 패턴을 인텔처럼
자사명 이니셜 + 노드 숫자를 합치고 세대를 구분하는 알파벳을 붙이는 기호로 바뀌었습니다.
개편되기전 로드맵과 비교하면
"크게 달라진게 없네?"
"2나노랑 1.4나노가 구체적으로 언급되네?"
"5/4나노에서 못보던 4LPH, 4LPD, 5LPE-A등등이 생겼네?"
로 보이긴하는데...
일단 제가 인지한게 맞다면 신규로 추가된것도 있지만 상당 부분
리네이밍 개편입니다.
저번달 중순에 이모저모 소문으로
4LPEP 공정 등장과 4LPP 리네이밍
기존 로드맵에 있던 4LPP는 4LPP+ 리네이밍
정보를 올렸는데
실제 변경된 로드맵에
SF4P(4LPP+) 공정이 추가되었습니다.
그리고 제가 인지한게 맞다면 삼성파운드리 내부에서도 4LPE 공정에 대한
성능+수율 실패에 대해 잘알고 있을겁니다.
원래라면 4LPE부터 7LPP 베이스 하프노드가 아닌
구분되는 풀노드 공정으로해서 성능과 면적을 크게 개선하고
TSMC N4랑 경쟁하는 구도를 가지려고 했을겁니다.
근데 엑시노스2200과 함께 Dog같이 멸망해버렸죠.
수율+성능 모두 충족못해서 다행스럽게도(?) 국내판 S22 시리즈에 엑시노스2200 탑재가
리젝되었습니다.
이런 배경 때문에 등장한게 4LPEP인데...
이 4LPEP는 기존 4LPE의 설계를 수정해서 원래 목표했던 성능이 나오고
수율을 개선하는것을 목표로 했을겁니다.
PDK에선 멀쩡한데 테스트베드에서 성능이랑 수율이 안나오는건
결국 설계 자체에도 뭔가 문제가 있었다는 이야기겠죠...ㅡㅡa;
아무튼 내부에서도 뭔가 성과가 있었는지
아예 이 4LPEP를 SF4(4LPP)로 리네이밍을 하게되었을겁니다.
해당 공정부터 제대로 TSMC N4랑 경쟁한다는 구도일겁니다.
기존 로드맵에 있던 4LPP는 SF4P(4LPP+)로 리네이밍하면서
TSMC N4P랑 경쟁하려고 할거구요.
4LPEP인 SF4(4LPP)가 적용되는 제품은 엑시노스2300이 될 예정이었지만
해당 제품은 양산이 취소되고 현재 evt로만 남아있습니다.
실질적인 적용은 구글의 텐서3(p9865)라고 봐야겠지요.
SF4X(4HPC)는 엔비디아와 삼성이 지속적으로 컨택하면서 쓰려고했던
고성능 타겟의 4나노인 4LPH의 리네이밍일겁니다.
이것도 아마 초기 컨택하면서 엔비디아가 불만으로 지적했던 성능 부분을 개선이 반영되었을 것이고
TSMC N4X와 경쟁하는 노드일겁니다.
SF4A(4LPA)는 SF4P(4LPP+) 후속 세대로 보이구요...
4나노 쪽 노드를 세분화한것은 MBCFET을 도입한 3나노 노드보다
기존 FinFET인 4나노가 고객들로부터 수요가 더 많을것으로 판단해서 그런듯하네요.
그래서 성능 개선하고 라인업도 세분화하고 겸사겸사인거죠...
근데 리네이밍은 여기서 끝이 아닙니다.
신규 로드맵에서 SF3E(3GAE) 공정의 경우 원래 계획하던 3GAE가 아닌
링크드인에서 간간히 보였던 3LPE의 리네이밍일겁니다.
해당 공정은 5나노 베이스에 MBCFET을 도입한 과도기 3나노 GAA공정으로
실제 발표된 PPA에서 면적 부분은 5나노 노드들 대비 작지만 4나노 노드보단 큽니다.
(4나노보다 면적이 큰 3나노 공정?!)
기존 로드맵에있던 3GAE가 SF3(3GAP)로 리네이밍되고
기존 로드맵에있던 3GAP가 SF3(3GAP+)로 리네이밍되었을겁니다.
저는 SF3(3GAP)가 TSMC N3에는 대응 가능할것으로 보지만
시기상 N3E와 경쟁하는 공정입니다.
MBCFET을 도입했지만 성능은 여전히 N3E에는 밀릴것으로 보고있습니다.
실질적으로 N3E와 경쟁할수있는건 SF3P(3GAP+)이라고 봐야할겁니다.
MBCFET 도입하고서 경쟁사 FinFET이랑 투닥거리는게 슬프긴하지만
현 상황에선 어쩔수없어보이네요....
재밌는건 SF6(6LPP) 존재와 SF5A(5LPE-A) 입니다.
원래 6LPP는 로드맵에 존재했다가 어느순간 실종되었는데
이번 신규 로드맵에서 개같이 부활했습니다?
6LPP는 7LPP 베이스에 SDB를 도입해서 면적을 10%이상 줄이고
소비전력을 10% 개선한 하프노드 공정입니다.
이론상 TSMC N6 대비 쪼오오오오오금 더 고밀도인데
성능은 잘 모르겠습니다.
다음은 GF5A(5LPE-A)의 존재인데...
갑자기 뜬금포로 등장했고 로드맵상 올해 말에서 내년초 양산으로 되어있습니다.
"왜 5LPP 후속인데 5LPA같은게 아니냐?"라고 반문이 나올텐데
일단 제가 인지한게 맞다면 5LPP는 퀄콤 전용 공정입니다.
퀄콤은 5LPP로 스냅드래곤8 Gen1을 제조하고 4LPX로 리네이밍해서
마케팅했습니다.
근데 그런 와중에 5LPP는 5LPE 대비 여전히 성능 향상이 좋지 못했고
4LPE와 더불어 성능+수율 모두 목표치 대비 좋지 못했습니다.
서론이 길어졌는데
일단 SF5A(5LPE-A)의 정체는 "오토모티브 타겟의 5LPE" 일겁니다.
여러 SEPC2006을 포함한 벤치마크에서
TSMC N7 공정과 삼성 7LPP 공정은 동급 성능을 보여주었습니다.
(EUV인데도 ArFi랑 놀고있다니 ㅠㅠ)
TSMC N5가 최초 발표 시 N7 대비
성능 +15%
소비전력 -30%
면적 -38%
로 나름 꽤 큰 개선이라고 발표했지만
최종적으로 조정된건
TSMC N5가 기존 N7 대비
성능 +13%
소비전력 -21%
면적 -38%
개선되었다고 실적 발표에서 조정되었습니다.
삼성쪽을 한번 보도록하죠.
삼성은 5LPE가 기존 7LPP 대비
성능 +10%
소비전력 -20%
면적 -25%
로 발표했는데, 하프노드치곤 나름 꽤 큰 개선이라고 발표했습니다.
이정도 수치대로라면 N7과 7LPP를 100으로 잡고 역산하면
삼성 5LPE는 TSMC N6와 N5 사이 성능이고
N5에 좀 더 가까운 성능이 되어야하는게 맞습니다.
그러나...But
현실은 달랐습니다.
SPEC2006 같은 벤치마크에서
7LPP 대비 정말 소오오오폭 (거의 오차범위라 해야하나;) 전성비가 오르고
TSMC N5는 고사하고 TSMC N6에게 탈탈 털렸습니다.
TSMC N6 대비 전성비가 무려 19%나 밀렸죠......ㅡㅡ;
삼성파운드리는 나중에
5LPE PPA중 성능과 소비전력을
성능 +11%
소비전력 -15%
로 수치를 조정했습니다.
성능은 1% 올랐지만 소비전력은 꽤 큰폭으로 조정 너프되었습니다 ㅡㅡ;
이미 구리다가 욕먹는 5LPE도 면적이랑 밀도만 놓고보면 TSMC N6보단 좋기에
성능이랑 수율만 개선해도 수요가있겠죠.
시기상 해당 공정이 적용되는 제품은
차기 갤럭시A54에 탑재되는 엑시노스1380일겁니다.
이거 나오고나서 실제 개선이되었는지 판단해봐야겠죠...
일단 제가 인지하기로 최근 5LPE 수율은 꽤 훌륭한듯합니다.
<총평>
- 기존 5/4나노 버리지 않고 성능 개선하려는 시도는 좋음 (약간 소잃고 외양간 고치는 느낌도 있지만 ㅠㅠ)
- 목표대로만 된다면 경쟁사 공정이랑 비슷해지는데 2년이나 걸린게됨
- 로드맵이 정리된거 같으면서도 사실상 1.5년 밀린걸 라인 세분화와 리네이밍으로 나름 잘 보이게한거?;
- 삼성 공정이 PDK는 멀쩡한데 테스트베드에서 그 난리 난거랑 4LPEP 같은 애들이
계속 나오는거보면 확실히 기존 EUV 설계에 문제가 있긴 있었던듯;
- 5/4나노는 정상화 될것으로 전망, 단 오히려 3나노쪽은 보수적으로 봄 (SF3가 성능으로 TSMC N3E랑 경쟁하면 밀릴것으로 보임)
근데 참 웃프긴하네요...
5LPE가 만족스럽지않아서 풀노드로 개선한 4LPE가 등장했는데
그게 만족스럽지않아서 4LPEP가 등장한 셈이니 ㅠㅠㅠ
TSMC나 인텔은 로드맵 딜레이가 있는 편인가요?