미니 차기 엑시노스2200과 스냅드래곤895 공정 관련 주절주절
- 흡혈귀왕
- 조회 수 3583
- 2021.06.06. 00:10
차기 스냅드래곤895 스펙표도 유출되면서 내년 AP들 윤곽이 어느정도 드러난듯합니다.
공정 관련해서 말이 많은데....
일단 링크드인 정보랑 디지타임즈의 정보만 놓고보자면
출처 : https://gamma0burst.tistory.com/
퀄콤 차기 AP는 5LPP 공정을 쓴다고 나오고 있습니다. (여담으로 8LPU를 쓴 AP도 나오는거 같네요?)
4nm 공정을 쓴다고 포착되는건 오직 모뎀쪽만 포착되는 상태...
기존 삼성파운드리 로드맵을 좀 확인해보겠습니다.
원래 계획대로라면 삼성파운드리는 7LPP를 베이스로해서
6LPP -> 5LPE -> 4LPE 등으로 백엔드를 축소하는 식으로 버티면서
3GAE를 MBCFET 도입후 풀노드 공정으로해서 전환하려했을겁니다.
그런중 갑자기
5LPP, 5LPA, 4LPP 등등 라인업이 추가되었습니다.
wikichip 유료 기사인데
최근 8LPA까지 추가된것으로 보이는군요?
갑자기 저렇게 라인업이 계속 추가된것은 아시다피
10nm 라인업 이후 나온 EUV 라인인
7LPP, 5LPE 등등 모두 성능이 실망 스러웠습니다.
7LPP는 EUV 도입하고 TSMC 1세대 ArFi 7나노인 N7 대비 1년이나 늦게 나왔는데
성능은 N7이랑 거의 동일했고
5LPE 공정은 원래라면 TSMC 6나노 공정인 N6과 1세대 5나노인 N5 사이의 어딘가 성능이어야 하는데
어찌된게 성능이 7LPP에서 개선이 안된것처럼 보입니다. (백엔드 개선에 따른 면적만 줄었나?)
이런 상황에서 삼성파운드리도 제대로 끝맺음 하면 안되겠다고 싶어서
중간에 개선된 라인업을 막 늘린게 아닌가란 생각이 드는데....
결론은 5LPP가 5LPE 대비 뭐가 달라졌냐는 겁니다.
저는 여전히 5LPP가 기존 로드맵에 있던 4LPE 공정의 리네이밍 공정이라고 인지하고 있습니다.
정확히는 4LPE인지는 모르겠지만
5LPP = 4LPX(?)
라는 정보가 계속 포착되는거보면 뭐가됬던 기존 5LPE에서 프론트엔드, 미들엔드 개선외에도
백엔드쪽도 면적이 개선될만한 어드밴티지 옵션이 들어갓을 것으로 보입니다.
예전 5LPE 대비 4LPE의 백엔드 변경 사항으로
https://fuse.wikichip.org/news/2823/samsung-5-nm-and-4-nm-update/
M1피치를 40nm에서 28nm로 축소
M2를 36nm에서 32nm로 축소
핀 피치 또한 25nm로 축소
할것으로 전망했습니다.
이럴 경우 확실히 4nm로 부를수잇을 만큼까지는 축소됩니다.
5LPP에 해당 기술이 적용됬다면 5LPP=4LPX도 사실상 맞는말이 됩니다.
그럼 엑시노스2200으로 넘어가보겠습니다. 삼성은 지속적으로 링크드인에
차기 제품은 4nm 공정을 쓸것으로 포착되었습니다.
출처 : https://gamma0burst.tistory.com/
4nm GPU 다이 블록 이야기가 있는데 저 GPU는 당근 RDNA2겠죠...
그러다가 차기 엑시노스2200에 3세대 5나노 공정인 5LPA 이야기까지 나왔습니다.
4nm에서 갑자기 5LPA는 뭐냐? 라는 소리가 나올수있어서
5LPP와 5LPA의 차이가 멀지 파악해보는게 맞을거같네요...
일단 약간의 프론트엔드와 미들엔드 차이가 있을수 있겠고 제일 큰 차이는
5LPA에 5LPP에는 없는 면적을 조금이라도 축소할수있는 기술이
최소 2개 이상 들어갔을 가능성이 높습니다.
사실상 5LPA쪽이 좀더 4nm 스러운 공정으로 봐야할까요?
근데 왜 5LPA 이야기가 나오게된것일까요?
그냥 좀 뇌피셜로 추측하자면 퀄콤이 5LPP 쓰는데 삼성은 4nm로 광고하면 퀄콤 입장에선
구린 공정처럼 보일 우려가있어서 나름 입김이 적용했을 가능성도 있을것으로 보입니다.
아무튼 이리되면 스냅드래곤895와 엑시노스2200의 공정 기술이 다르다는 이야기가됩니다.
왜 달라지는 상황이 왔을까요?
뭐 이걸 어렵지않게 생각해보면
퀄콤은 스냅드래곤895가 삼성만 쓸것이 아니라 수많은 안드로이드 제조사들도 써야하기 때문에
상대적으로 성능+수율 모두 안정적인 보수적인 공정을 써야했을 겁니다.
엑시노스2200에 적용된 공정에 면적을 줄이는 기술이 2개 이상 들어갔을 경우 성능은 확보하면서
면적은 줄일수있어서 이점이 있지만 그만큼 생산 수율은 극악이됩니다.
퀄콤은 그런 모험을 하기 싫었을 가능성이 높겠죠....
엑시노스2200에 새로운 기술 들어간건 엑시노스가 이뻐서(...)라기보단
삼성파운드리의 신기술 양산 적용에 제일 적합한것이 엑시노스라서 일겁니다.
게다가 삼성 플래그십 라인에만 들어갈테니 퀄콤 스냅드래곤895처럼 물량이 빡쌜 필요도 없죠.
이게 제대로만 적용되면 성능은 성능대로 확보되면서 면적을 줄일수있지만
반대로 실패할 경우 성능은 이도저도 아닌데 수율이 개망하는 최악의 경우도 있을 겁니다.
이건 나와봐야알겠네요....
<정리>
- 링크드인 내역과 디지타임즈 기사대로라면 차기 퀄콤 스냅드래곤895는 5LPP 공정
- 단 여러 루트로 5LPP=4LPX(?) 공정이라는 정보가 들리는거보면 5LPP 자체가 5LPE 대비
프론트엔드, 미들엔드 개선말고도 백엔드 개선으로 면적도 줄었을것으로 보임
- 퀄콤이 스냅드래곤895를 4nm 공정으로 광고해도 딱히 문제는 없어보임
- 엑시노스2200은 링크드인에 지속적으로 4nm 공정 제조라는것이 포착 그러다 5LPA 이야기나옴
- 5LPA는 5LPP 대비 칩 면적을 줄일수있는 기술이 최소 2개 이상 들어갔을 것으로 추정
- 5LPA가 갑툭튀한건 퀄콤이 5LPP 쓰는데 삼성은 4nm로 광고하면 퀄콤 입장에선
구린 공정처럼 보일 우려가있어서 나름 입김이 적용?
- 스냅드래곤895가 4nm로 광고한다면 엑시노스2200도 결국 4nm로 광고할것으로 보임
노드 기술상 엑시노스2200의 4nm가 면적은 더 작을것으로 보임
- 둘이 공정이 다르게된 이유로 엑시노스2200에 삼성파운드리의 신기술 적용 양산에 의한것으로
퀄콤이 해당 옵션대로 했을 경우 원하는 물량을 뽑기 어려워서 일것으로 보임
- 엑시노스2200에 적용된 공정이 좀더 4nm 스럽긴하지만 이게 잘만 적용되면 성능 확보와 함께
면적도 줄이겠지만 실패시 성능은 이도저도 아니고 수율은 캐망할수도 있는 우려도 있음
- 내년 공정 성능은 제발 TSMC N5와 N5P 사이급 정도라도 되어야할것으로 보임
그런데 님께서 달아주신 링크글 보면
https://semiengineering.com/euv-pellicles-finally-ready/
Without a pellicle, the results can be catastrophic. If a particle lands on a mask, the scanner could print repeating defects on the wafer, which negatively impacts yield.
이라고 나와 있습니다. 제가 다른 곳 사이트에서도 영상을 봤을때도 (어느 영상인지 기억은 안나지만요) 그랬구요.
Pellicle이 particle protection못해서 wafer yield 떨어지는건 국룰인거고, 위의 링크는 EUV pelicle을 ASML이 개발완료해서 주려고해! 입니다. 뭐 저게 말이 틀렸다는게 아니라 저건 당연하거예여. Pellicle 사용하는 지금의 ArF 에서도 particle은 떨어지면서 특정 layer의 patterning 정상적으로 안되면서 defect yield loss 발생합니다.
여튼 TSMC가 그동안 썼냐 안썼냐인데 주신 링크에는 in-house pellicle을 썼다는데 또 지들이 쓴 자료에는 우린 pellicle 안쓰고 대신 wet-cleaning (이게 지금 보편적으로 그동안 사용했던 PR 이후의 공정입니다) 이 아니라 dry-cleaning으로 particle해결했어~ 라고 해서 앞에 글에서 물음표를 던진거구요.
아셔야하는건 지금 저 Pellicle 사용 여부때문에 수율이 개판났다? 아니라는겁니다. mask 수명줄어들어서 단가 손해보고, 잦은 mask 교체 등으로 뭐 얼마나 나겠냐만 제품별 편차발생하고, particle 이슈로 DLY 무너질수야 있는데 그거 하나로 개판나긴 힘듭니다.
5lpe가 끽해야 n7p급 성능인데 네이밍이 5lpa던 4lpe던 n5p급 성능만 내면 엄청난 향상 ㄷㄷ